參數(shù)資料
型號： MIC2310-2ZTS TR
廠商： Micrel Inc
文件頁數(shù)： 10/34頁
文件大?。?/td> 473K
描述： IC HOT SWAP CTLR 2CHAN 24TSSOP
標準包裝： 2,500
類型： 熱交換控制器
應用： 通用
內部開關： 無
電流限制： 可調
電源電壓： 10.8 V ~ 13.2 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 24-TSSOP
包裝： 帶卷 (TR)
Micrel, Inc.
MIC2310
 
 
July 2008 
10
M9999-070108-A
 
 
Symbol
Parameter
Condition
Min
Typ
Max
Units
E
LIN
 
VISS Analog Nonlinearity
V
VCC(SENSE)
 - V
SENSE
 = 0mV to 90mV
 
 
?/DIV>
??/DIV>
?SPAN class="pst MIC2310-2ZTS-TR_2350579_5">6.5 
%
V
OL
 
LOW-Level Output Voltage
I_FLT, PWRGD, HW_FLT
I
OUT
 = 1.6mA
 
 
0.4
V
V
IL
 
LOW-Level Input Voltage
ENABLE, S1, S0
 
 
 
0.8
V
V
IH
 
HIGH-Level Input Voltage
ENABLE, S1, S0
 
2
 
 
V
I
IH
 
Input Pull-down Current
ENABLE, S1, S0
V
IH
 = +0.8V
55
80
120
礎
Notes:
1. Exceeding the absolute maximum rating may damage the device.
2. The device is not guaranteed to function outside its operating rating.
3. Devices are ESD sensitive. Handling precautions recommended. Human body model, 1.5k in series with 100pF.
4. Specification for packaged product only. 
 
 
 
AC Electrical Characteristics
(4)
 
V
CC
 = +12V, C
REG
 = 0.1礔, T
A
 = +25 篊 unless otherwise noted. Bold indicates specification applies over the full
operating temperature range of 0 篊 to +70 篊.
Symbol
Parameter
Condition
Min
Typ
Max
Units
t
POR
 
Power-on-Reset Delay
V
VREG
 e V
VREG(UVLOH)
 
 
 
6.5
ms
t
POCSENSE
 
Primary OC Detector Default
Response Time to GATE pin
Discharge
(V
VCCSENSE
-V
SENSE
) = 70-mV step;
PRIMARY Pin Floating; and
S[1:0] = H,L
C
GATE
 = 100pF
200     300 
 
420
祍
 
t
SOCSENSE
 
Secondary OC Detector
Response Time to GATE Pin
Discharge
(V
VCCSENSE
-V
SENSE
) = 200-mV step
 
0.25
0.5
祍
t
CBRESET
 
Circuit Breaker Reset Delay
Time
ENABLE Low to I_FLT Low
 
 
5
祍
t
ENLPW
 
ENABLE Low Pulse Width
 
200
 
 
祍
t
SCPDETECT
 
Shorted C
PRIMARY
 Detection
Time to HW_FLT Latched
ENABLE = LOW or HIGH;
 
0.25
 
祍
t
SCPDETPOR
 
Shorted C
PRIMARY
 Detection
Delay after Primary OC
Detection
V
VCCSENSE
-V
SENSE
d V
CBP
 
 
 
6.5
ms
t
DG(FET)
 
MOSFET DG Short to
HW_FLT Latched
ENABLE = LOW;
GATEFT(EXT) Asserts HW_FLT
 
10
 
祍
t
DS(FET)
 
MOSFET DS Short to
HW_FLT Latched
ENABLE = LOW;
SRCFT(EXT) Asserts HW_FLT
 
10
 
祍
ENABLE = HIGH-to-LOW after
steady-state operation
t
DS-SSFAULT
2
MOSFET DS Short to
HW_FLT Latched
ENABLE = HIGH
DISCH = LOW-to-HIGH
 
250
 
祍
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