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參數(shù)資料
| 型號： | MK1574-01SLFTR |
| 元件分類： | 時鐘及定時 |
| 英文描述： | PLL BASED CLOCK DRIVER, PDSO16 |
| 封裝： | 0.150 INCH, SOIC-16 |
| 文件頁數(shù)： | 6/8頁 |
| 文件大?。?/td> | 188K |
| 代理商： | MK1574-01SLFTR |
3.3 VOLT FRAME RATE COMMUNICATIONS PLL
MDS 1574-01 E
6
Revision 062105
Integrated Circuit Systems l 525 Race Street, San Jose, CA 95126 l tel (408) 297-1201 l
www.icst.com
MK1574-01
The loop damping is set by the resistor R, the capacitor C, and the constant K2 using the formula::
For example, to design the loop filter whewn generating 8.192 MHz from 8 kHz:
1. From the Output Clock Decoding table (page 2), the address is E. The Loop Filter Constants table (page
7) shows the constants K1 = 0.0516 and K2 = 6.2.
2. A good value for the loop bandwidth is 1/20 the input frequency; where 8 kHz/20 = 400 Hz. Using
equation 1,
Therefore,
3. A good value for the damping factor
ζ is 0.707. From equation 2,
R =
Equation 2;
ζ (zeta) is the damping factor
C
ζ * K2
C
K1
400 =
C
K1
C =
400
0.0516
(
) 2
= 16.6 nF (16 nF nearest standard value
R =
= 34.7 k
(36 k nearest standard value)
16E-9
0.707 * 6.2
相關PDF資料 |
PDF描述 |
|---|---|
| MK1574-01S | PLL BASED CLOCK DRIVER, PDSO16 |
| MK1574-01SILF | PLL BASED CLOCK DRIVER, PDSO16 |
| MK1574-01SILFTR | PLL BASED CLOCK DRIVER, PDSO16 |
| MK1574-01SLFTR | 1574 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| MK1575-01GLFTR | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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