參數(shù)資料
型號： MM74C74N
廠商： FAIRCHILD SEMICONDUCTOR CORP
元件分類： 通用總線功能
英文描述： Dual D-Type Flip-Flop
中文描述： CMOS SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP14
封裝： 0.300 INCH, PLASTIC, MS-001, DIP-14
文件頁數(shù)： 4/7頁
文件大?。?/td> 69K
代理商： MM74C74N
www.fairchildsemi.com
4
M
AC Electrical Characteristics
(Note 3)
T
A
=
25
°
C, C
L
=
50 pF, unless otherwise noted
Symbol
Parameter
Note 3:
AC Parameters are guaranteed by DC correlated testing.
Note 4:
Capacitance is guaranteed by periodic testing.
Note 5:
C
PD
determines the no load AC power consumption of any CMOS device. For complete explanation see Family Characteristics Application
Note—
AN-90.
Typical Applications
Ripple Counter (Divide by 2
n
)
Shift Register
74C Compatibility
Guaranteed Noise Margin as a Function of V
CC
Conditions
Min
Typ
Max
Units
C
IN
t
pd
Input Capacitance
Any Input (Note 4)
V
CC
=
5V
V
CC
=
10V
5.0
pF
Propagation Delay Time to a
Logical “0” t
pd0
or Logical “1”
t
pd1
from Clock to Q or Q
Propagation Delay Time to a
Logical “0” from Preset or Clear
180
70
300
110
ns
ns
t
pd
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
V
CC
=
5V
V
CC
=
10V
(Note 5)
180
70
300
110
ns
ns
t
pd
Propagation Delay Time to a
Logical “1” from Preset or Clear
Time Prior to Clock Pulse that
250
100
50
400
150
ns
ns
ns
t
S0
, t
S1
100
Data Must be Present t
SETUP
Time after Clock Pulse that
Data Must be Held
40
20
20
8.0
100
40
100
ns
ns
ns
t
H0
, t
H1
0
0
t
PW1
Minimum Clock Pulse
Width (t
WL
=
t
WH
)
Minimum Preset and
250
100
160
ns
ns
ns
t
PW2
Clear Pulse Width
Maximum Clock Rise
and Fall Time
40
70
ns
μ
s
μ
s
MHz
MHz
pF
t
r
, t
f
15.0
5.0
f
MAX
Maximum Clock Frequency
2.0
5.0
3.5
8.0
40
C
PD
Power Dissipation Capacitance
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