參數(shù)資料
型號： MM912G634CM1AE
廠商： Freescale Semiconductor
文件頁數(shù)： 188/349頁
文件大?。?/td> 0K
描述： IC 48KS12 LIN2XLS/HS ISENSE
標準包裝： 250
應(yīng)用： 自動
核心處理器： HCS12
程序存儲器類型： 閃存（48 kB）
控制器系列： HCS12
RAM 容量： 2K x 8
接口： LIN
電源電壓： 5.5 V ~ 27 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
包裝： 托盤
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
268
NOTE
Although it is possible to set the dividers to command a very high clock frequency, do not
exceed the specified bus frequency limit for the MCU.
Several examples of PLL divider settings are shown in Table 389. The following rules help to achieve optimum stability and
shortest lock time:
Use lowest possible fVCO / fREF ratio (SYNDIV value).
Use highest possible REFCLK frequency fREF.
The phase detector inside the PLL compares the feedback clock (FBCLK = VCOCLK/(SYNDIV+1) with the reference clock
(REFCLK = (IRC1M or OSCCLK)/(REFDIV+1)). Correction pulses are generated based on the phase difference between the two
signals. The loop filter alters the DC voltage on the internal filter capacitor, based on the width and direction of the correction
pulse, which leads to a higher or lower VCO frequency.
The user must select the range of the REFCLK frequency (REFFRQ[1:0] bits) and the range of the VCOCLK frequency
(VCOFRQ[1:0] bits) to ensure that the correct PLL loop bandwidth is set.
The lock detector compares the frequencies of the FBCLK and the REFCLK. Therefore the speed of the lock detector is directly
proportional to the reference clock frequency. The circuit determines the lock condition based on this comparison.
If PLL LOCK interrupt requests are enabled, the software can wait for an interrupt request and for instance check the LOCK bit.
If interrupt requests are disabled, software can poll the LOCK bit continuously (during PLL start-up) or at periodic intervals. In
either case, only when the LOCK bit is set, the VCOCLK will have stabilized to the programmed frequency.
The LOCK bit is a read-only indicator of the locked state of the PLL.
The LOCK bit is set when the VCO frequency is within the tolerance,
Lock, and is cleared when the VCO frequency is
out of the tolerance,
unl.
Interrupt requests can occur if enabled (LOCKIE = 1) when the lock condition changes, toggling the LOCK bit.
5.38.4.2
Startup from Reset
An example of startup of clock system from Reset is given in Figure 87.
Figure 87. Startup of Clock System After Reset
Table 389. Examples of PLL Divider Settings
fosc
REFDIV[3:0]
fREF
REFFRQ[1:0]
SYNDIV[5:0]
fVCO
VCOFRQ[1:0]
POSTDIV[4:0]
fPLL
fbus
off
$00
1.0 MHz
00
$1F
64 MHz
01
$03
16 MHz
8.0 MHz
off
$00
1.0 MHz
00
$1F
64 MHz
01
$00
64 MHz
32 MHz
off
$00
1.0 MHz
00
$0F
32 MHz
00
$00
32 MHz
16 MHz
4.0 MHz
$00
4.0 MHz
01
$03
32 MHz
01
$00
32 MHz
16 MHz
System
PLLCLK
Reset
fVCORST
CPU
reset state
vector fetch, program execution
LOCK
POSTDIV
$03 (default target fPLL=fVCO/4 = 16MHz)
fPLL increasing
fPLL=16MHz
tlock
SYNDIV
$1F (default target fVCO=64MHz)
$01
fPLL=32 MHz
example change
of POSTDIV
768 cycles
) (
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PDF描述
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345-026-527-804 CARDEDGE 26POS DUAL .100 GREEN
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