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參數(shù)資料
| 型號： | MODEMDK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 182/350頁 |
| 文件大小： | 0K |
| 描述： | KIT DEV EMBEDDED MODEM |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | * |
| 嵌入式： | * |
| 已用 IC / 零件： | C8051F120 |
| 主要屬性： | * |
| 次要屬性： | * |
| 已供物品： | C8051F120 目標(biāo)板，AB3 調(diào)制解調(diào)器適配器板，Si2457FT18 調(diào)制解調(diào)器板，USB 調(diào)試適配器和 IDE |
| 產(chǎn)品目錄頁面： | 627 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | C8051F120-GQR-ND - IC 8051 MCU FLASH 128K 100TQFP 336-1223-ND - IC 8051 MCU FLASH 128K 100TQFP |
| 其它名稱： | 336-1285 |
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C8051F120/1/2/3/4/5/6/7
C8051F130/1/2/3
262
Rev. 1.4
19.3. SMBus Transfer Modes
The SMBus0 interface may be configured to operate as a master and/or a slave. At any particular time, the
interface will be operating in one of the following modes: Master Transmitter, Master Receiver, Slave
Transmitter, or Slave Receiver. See Table 19.1 for transfer mode status decoding using the SMB0STA sta-
tus register. The following mode descriptions illustrate an interrupt-driven SMBus0 application; SMBus0
may alternatively be operated in polled mode.
19.3.1. Master Transmitter Mode
Serial data is transmitted on SDA while the serial clock is output on SCL. SMBus0 generates a START
condition and then transmits the first byte containing the address of the target slave device and the data
direction bit. In this case the data direction bit (R/W) will be logic 0 to indicate a "WRITE" operation. The
SMBus0 interface transmits one or more bytes of serial data, waiting for an acknowledge (ACK) from the
slave after each byte. To indicate the end of the serial transfer, SMBus0 generates a STOP condition.
Figure 19.4. Typical Master Transmitter Sequence
19.3.2. Master Receiver Mode
Serial data is received on SDA while the serial clock is output on SCL. The SMBus0 interface generates a
START followed by the first data byte containing the address of the target slave and the data direction bit.
In this case the data direction bit (R/W) will be logic 1 to indicate a "READ" operation. The SMBus0 inter-
face receives serial data from the slave and generates the clock on SCL. After each byte is received,
SMBus0 generates an ACK or NACK depending on the state of the AA bit in register SMB0CN. SMBus0
generates a STOP condition to indicate the end of the serial transfer.
Figure 19.5. Typical Master Receiver Sequence
A
S
W
P
Data Byte
SLA
S = START
P = STOP
A = ACK
W = WRITE
SLA = Slave Address
Received by SMBus
Interface
Transmitted by
SMBus Interface
Interrupt
Data Byte
A
N
A
S
R
P
SLA
S = START
P = STOP
A = ACK
N = NACK
R = READ
SLA = Slave Address
Received by SMBus
Interface
Transmitted by
SMBus Interface
Interrupt
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