參數(shù)資料
型號： MPC8323ECZQADDCA
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 266 MHz, RISC PROCESSOR, PBGA516
封裝： 27 X 27 MM, 2.25 MM HEIGHT, 1 MM PITCH, PLASTIC, PBGA-516
文件頁數(shù)： 66/82頁
文件大小： 1134K
代理商： MPC8323ECZQADDCA
MPC8323E PowerQUICC II Pro Integrated Communications Processor Family Hardware Specifications, Rev. 4
Freescale Semiconductor
69
Clocking
22.5
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). Table 60 shows the encodings for RCWL[COREPLL]. COREPLL values not listed
in Table 60 should be considered reserved.
NOTE
Core VCO frequency = core frequency × VCO divider
VCO divider (RCWL[COREPLL[0:1]]) must be set properly so that the
core VCO frequency is in the range of 500–800 MHz.
Table 60. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk : csb_clk Ratio
VCO Divider
0-1
2-5
6
nn
0000
n
PLL bypassed
(PLL off,
csb_clk clocks
core directly)
PLL bypassed
(PLL off,
csb_clk clocks
core directly)
00
0001
01:1
÷2
01
0001
01:1
÷4
10
0001
01:1
÷8
11
0001
01:1
÷8
00
0001
11.5:1
÷2
01
0001
11.5:1
÷4
10
0001
11.5:1
÷8
11
0001
11.5:1
÷8
00
0010
02:1
÷2
01
0010
02:1
÷4
10
0010
02:1
÷8
11
0010
02:1
÷8
00
0010
12.5:1
÷2
01
0010
12.5:1
÷4
10
0010
12.5:1
÷8
11
0010
12.5:1
÷8
00
0011
03:1
÷2
01
0011
03:1
÷4
10
0011
03:1
÷8
11
0011
03:1
÷8
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PDF描述
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