參數(shù)資料
型號(hào)： MPC8343EVRAGD
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 400 MHz, RISC PROCESSOR, PBGA620
封裝： 29 X 29 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-620
文件頁(yè)數(shù)： 60/84頁(yè)
文件大?。?/td> 1428K
代理商： MPC8343EVRAGD
MPC8343E PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 12
Freescale Semiconductor
63
Clocking
Table 49 provides the operating frequencies for the MPC8343E PBGA under recommended operating
conditions.
19.1
System PLL Configuration
The system PLL is controlled by the RCWL[SPMF] parameter. Table 50 shows the multiplication factor
encodings for the system PLL.
Table 49. Operating Frequencies for PBGA
Characteristic1
1 The CLKIN frequency, RCWL[SPMF], and RCWL[COREPLL] settings must be chosen so that the resulting csb_clk, MCLK,
LCLK[0:2], and
core_clk frequencies do not exceed their respective maximum or minimum operating frequencies. The value
of SCCR[ENCCM], SCCR[USBDRCM], and SCCR[USBMPHCM] must be programmed so that the maximum internal
operating frequency of the Security core and USB modules does not exceed the respective values listed in this table.
266 MHz
333 MHz
400 MHz
Unit
e300 core frequency (
core_clk)
200–266
200–333
200–400
MHz
Coherent system bus frequency (
csb_clk)
100–266
MHz
DDR and DDR2 memory bus frequency (MCLK)2
2 The DDR data rate is 2x the DDR memory bus frequency.
100–133
MHz
Local bus frequency (LCLK
n)3
3 The local bus frequency is 1/2, 1/4, or 1/8 of the lbiu_clk frequency (depending on LCCR[CLKDIV]) which is in turn 1x or 2x
the
csb_clk frequency (depending on RCWL[LBIUCM]).
16.67–133
MHz
PCI input frequency (CLKIN or PCI_CLK)
25–66
MHz
Security core maximum internal operating frequency
133
MHz
USB_DR, USB_MPH maximum internal operating
frequency
133
MHz
Table 50. System PLL Multiplication Factors
RCWL[SPMF]
System PLL Multiplication
Factor
0000
× 16
0001
Reserved
0010
× 2
0011
× 3
0100
× 4
0101
× 5
0110
× 6
0111
× 7
1000
× 8
1001
× 9
1010
× 10
1011
× 11
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PDF描述
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參數(shù)描述
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