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參數(shù)資料
| 型號： | MPC8343EZQAGDX |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA620 |
| 封裝： | 29 X 29 MM, 2.46 MM HEIGHT, 1 MM PITCH, PLASTIC, BGA-620 |
| 文件頁數(shù)： | 7/92頁 |
| 文件大?。?/td> | 987K |
| 代理商： | MPC8343EZQAGDX |
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MPC8343E PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 6
Freescale Semiconductor
15
DDR SDRAM
5.2
DDR SDRAM AC Electrical Characteristics
This section provides the AC electrical characteristics for the DDR SDRAM interface.
5.2.1
DDR SDRAM Input AC Timing Specifications
Table 10 provides the input AC timing specifications for the DDR SDRAM interface.
5.2.2
DDR SDRAM Output AC Timing Specifications
Table 11 and Table 12 provide the output AC timing specifications and measurement conditions for the
DDR SDRAM interface.
Table 10. DDR SDRAM Input AC Timing Specifications
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
AC input low voltage
VIL
—MVREF – 0.31
V
AC input high voltage
VIH
MVREF + 0.31
GVDD + 0.3
V
MDQS—MDQ/MECC input skew per
byte
tDISKEW
—ps
1
333 MHz
750
266 MHz
1125
Note:
1. Maximum possible skew between a data strobe (MDQS[n]) and any corresponding bit of data (MDQ[8n + {0...7}] if
0 <= n <= 7) or ECC (MECC[{0...7}] if n = 8).
Table 11. DDR SDRAM Output AC Timing Specifications for Source Synchronous Mode
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time, (MCK[n]/MCK[n] crossing)
tMCK
610
ns
2
Skew between any MCK to ADDR/CMD
333 MHz
266 MHz
200 MHz
tAOSKEW
-1000
-1100
-1200
200
300
400
ps
3
ADDR/CMD output setup with respect to MCK
333 MHz
266 MHz
200 MHz
tDDKHAS
2.8
3.45
4.6
—ns
4
ADDR/CMD output hold with respect to MCK
333 MHz
266 MHz
200 MHz
tDDKHAX
2.0
2.65
3.8
—ns
4
相關PDF資料 |
PDF描述 |
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