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參數(shù)資料
| 型號： | MPC8378E-MDS-PB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 78/128頁 |
| 文件大小： | 0K |
| 描述： | BOARD PROCESSOR FOR MDS S |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | MPU |
| 適用于相關(guān)產(chǎn)品： | MPC8378 |
| 所含物品： | 板 |
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MPC8378E PowerQUICC II Pro Processor Hardware Specifications, Rev. 8
Freescale Semiconductor
53
tCLK_DELAY + tIH – tSFSKHOX < tSFSCKL+ tDATA_DELAY
Eqn. 5
This means that clock can be delayed versus data up to 15 ns (external delay line) in ideal case of
tSFSCLKL =20 ns:
tCLK_DELAY + 5 – 0 < 20 + tDATA_DELAY
tCLK_DELAY < 15 + tDATA_DELAY
11.2.1.3
Full-Speed Write Combined Formula
The following equation is the combined formula to calculate the allowed skew range between the
SD_CLK and SD_DAT/CMD signals on the PCB.
tCLK_DELAY + tIH – tSFSKHOX < tSFSCKL + tDATA_DELAY < tSFSCK+ tCLK_DELAY – tISU – tSFSKHOV
Eqn. 6
11.2.2
Full-Speed Input Path (Read)
This figure provides the data and command input timing diagram.
Figure 32. Full Speed Input Path
11.2.2.1
Full-Speed Read Meeting Setup (Maximum Delay)
The following equations show how to calculate the allowed combined propagation delay range of the
SD_CLK and SD_DAT/CMD signals on the PCB.
tCLK_DELAY + tDATA_DELAY + tODLY + tSFSIVKH < tSFSCK
Eqn. 7
tCLK_DELAY + tDATA_DELAY < tSFSCK – tODLY – tSFSIVKH – tINT_CLK_DLY
Eqn. 8
tCLK_DELAY
Output from the
SD CLK at
the card pin
SD card pins
tSFSIVKH
tSFSIXKH
Driving
edge
Sampling
edge
tOH
tDATA_DELAY
tODLY
tSFSCK (clock cycle)
(MPC8378E input hold)
SD CLK at the
MPC8378E pin
Input at the
MPC8378E pins
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MPC8378EVRAGDA | 功能描述:微處理器 - MPU 8378 PBGA ST PbFr W/ENC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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