參數(shù)資料
型號： MPC8533VTALF
廠商： Freescale Semiconductor
文件頁數(shù)： 32/112頁
文件大小： 0K
描述： IC MPU POWERQUICC II 783FCPBGA
標準包裝： 36
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 667MHz
電壓： 0.95 V ~ 1.05 V
安裝類型： 表面貼裝
封裝/外殼： 783-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MPC8533E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
26
Freescale Semiconductor
Enhanced Three-Speed Ethernet (eTSEC), MII Management
Timing diagrams for FIFO appear in Figure 7 and Figure 8.
Figure 7. FIFO Transmit AC Timing Diagram
Figure 8. FIFO Receive AC Timing Diagram
8.3.2
GMII AC Timing Specifications
This section describes the GMII transmit and receive AC timing specifications.
8.3.2.1
GMII Transmit AC Timing Specifications
Table 25 provides the GMII transmit AC timing specifications.
Rise time RX_CLK (20%–80%)
tFIRR
—
0.75
ns
—
Fall time RX_CLK (80%–20%)
tFIRF
—
0.75
ns
—
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
tFIRDV
1.5
—
ns
—
RX_CLK to RXD[7:0], RX_DV, RX_ER hold time
tFIRDX
0.5
—
ns
—
Table 25. GMII Transmit AC Timing Specifications
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol1
Min
Typ
Max
Unit
Notes
GTX_CLK clock period
tGTX
—
8.0
—ns—
GTX_CLK to GMII data TXD[7:0], TX_ER, TX_EN delay
tGTKHDX
0.2
—
5.0
ns
2
GTX_CLK data clock rise time (20%-80%)
tGTXR
——
1.0
ns
—
Table 24. FIFO Mode Receive AC Timing Specification (continued)
At recommended operating conditions with L/TVDD of 3.3 V ± 5% or 2.5 V ± 5%
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Notes
tFITF
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFITDV
tFITR
tFITH
tFIT
tFITDX
tFIRF
tFIRR
RX_CLK
RXD[7:0]
RX_DV
RX_ER
Valid Data
tFIRDX
tFIRDV
tFIRH
tFIR
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