參數(shù)資料
型號: MPC8536BVTAQG
廠商: Freescale Semiconductor
文件頁數(shù): 97/126頁
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描述: MPU PWRQUICC III 1000MHZ 783PBGA
標(biāo)準(zhǔn)包裝: 1
系列: MPC85xx
處理器類型: 32-位 MPC85xx PowerQUICC III
速度: 1.0GHz
電壓: 1V
安裝類型: 表面貼裝
封裝/外殼: 783-BBGA,F(xiàn)CBGA
供應(yīng)商設(shè)備封裝: 783-FCPBGA(29x29)
包裝: 托盤
MPC8536E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 5
Electrical Characteristics
Freescale Semiconductor
72
Figure 40. Local Bus Signals (PLL Bypass Mode)
This table describes the general timing parameters of the local bus interface at VDD = 3.3 V DC with PLL disabled.
Table 54. Local Bus General Timing Parameters—PLL Bypassed
Parameter
Symbol 1
Min
Max
Unit
Notes
Local bus cycle time
tLBK
12
ns
2
Local bus duty cycle
tLBKH/tLBK
43
57
%
Input setup to local bus clock (except LUPWAIT)
tLBIVKH1
5.1
ns
4, 5
LUPWAIT input setup to local bus clock
tLBIVKL2
4.2
ns
4, 5
Input hold from local bus clock (except LUPWAIT)
tLBIXKH1
-1.4
ns
4, 5
LUPWAIT input hold from local bus clock
tLBIXKL2
-2.0
ns
4, 5
LALE output transition to LAD/LDP output transition (LATCH hold time)
tLBOTOT
1.4
ns
6
Local bus clock to output valid (except LAD/LDP and LALE)
tLBKLOV1
—0.5
ns
4
Output Signals:
LA[27:31]/LBCTL/LOE
tLBKLOV2
LCLK[n]
Input Signals:
LAD[0:31]/LDP[0:3]
Output (Data) Signals:
LAD[0:31]/LDP[0:3]
LALE
tLBIXKH1
Input Signal:
LGTA
Output (Address) Signal:
LAD[0:31]
tLBIVKH1
tLBKLOX1
tLBKLOZ2
tLBOTOT
tLBKLOX2
tLBKLOV1
tLBKLOV3
tLBKLOZ1
tLBKLOV4
tLBIXKL2
tLBIVKL2
UPM Mode Input Signal:
LUPWAIT
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PDF描述
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