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參數(shù)資料
| 型號： | MPC8543EPXANGB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 102/151頁 |
| 文件大小： | 0K |
| 描述： | MPU POWERQUICC III 783-PBGA |
| 標準包裝： | 1 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 800MHz |
| 電壓： | 1.1V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
54
Freescale Semiconductor
JTAG
Figure 29 provides the AC test load for TDO and the boundary-scan outputs.
Figure 29. AC Test Load for the JTAG Interface
Figure 30 provides the JTAG clock input timing diagram.
Figure 30. JTAG Clock Input Timing Diagram
Valid times:
Boundary-scan data
TDO
tJTKLDV
tJTKLOV
4
2
20
10
ns
5
Output hold times:
Boundary-scan data
TDO
tJTKLDX
tJTKLOX
30
—
ns
5
JTAG external clock to output high impedance:
Boundary-scan data
TDO
tJTKLDZ
tJTKLOZ
3
19
9
ns
5, 6
Notes:
1. All outputs are measured from the midpoint voltage of the falling/rising edge of tTCLK to the midpoint of the signal in question.
The output timings are measured at the pins. All output timings assume a purely resistive 50-
load (see Figure 29).
Time-of-flight delays must be added for trace lengths, vias, and connectors in the system.
2. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tJTDVKH symbolizes JTAG device
timing (JT) with respect to the time data input signals (D) reaching the valid state (V) relative to the tJTG clock reference (K)
going to the high (H) state or setup time. Also, tJTDXKH symbolizes JTAG timing (JT) with respect to the time data input signals
(D) went invalid (X) relative to the tJTG clock reference (K) going to the high (H) state. Note that, in general, the clock reference
symbol representation is based on three letters representing the clock of a particular functional. For rise and fall times, the
latter convention is used with the appropriate letter: R (rise) or F (fall).
3. TRST is an asynchronous level sensitive signal. The setup time is for test purposes only.
4. Non-JTAG signal input timing with respect to tTCLK.
5. Non-JTAG signal output timing with respect to tTCLK.
6. Guaranteed by design.
Table 44. JTAG AC Timing Specifications (Independent of SYSCLK)1 (continued)
Parameter
Symbol2
Min
Max
Unit
Notes
Output
Z0 = 50
OVDD/2
RL = 50
JTAG
tJTKHKL
External Clock
VM
tJTG
tJTGF
VM = Midpoint Voltage (OVDD/2)
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| MPC8543EVTANGB | 功能描述:微處理器 - MPU FG PQ38 8548 PB Free RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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