參數(shù)資料
    型號(hào): MPC8544EVTARJ
    廠商: Freescale Semiconductor
    文件頁(yè)數(shù): 27/117頁(yè)
    文件大?。?/td> 0K
    描述: IC MPU POWERQUICC III 783FCPGBA
    標(biāo)準(zhǔn)包裝: 1
    系列: MPC85xx
    處理器類型: 32-位 MPC85xx PowerQUICC III
    速度: 1.067GHz
    電壓: 0.95 V ~ 1.05 V
    安裝類型: 表面貼裝
    封裝/外殼: 783-BBGA,F(xiàn)CBGA
    供應(yīng)商設(shè)備封裝: 783-FCPBGA(29x29)
    包裝: 托盤
    配用: MPC8544DS-ND - BOARD DEVELOPMENT SYSTEM 8544
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)當(dāng)前第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)
    MPC8544E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 6
    Freescale Semiconductor
    17
    DDR and DDR2 SDRAM
    6.1
    DDR SDRAM DC Electrical Characteristics
    Table 10 provides the recommended operating conditions for the DDR SDRAM component(s) of the
    MPC8544E when GVDD(typ) = 1.8 V.
    Table 11 provides the DDR2 I/O capacitance when GVDD(typ) = 1.8 V.
    Table 12 provides the recommended operating conditions for the DDR SDRAM component(s) when
    GVDD(typ) = 2.5 V.
    Table 10. DDR2 SDRAM DC Electrical Characteristics for GVDD(typ) = 1.8 V
    Parameter/Condition
    Symbol
    Min
    Max
    Unit
    Notes
    I/O supply voltage
    GVDD
    1.71
    1.89
    V
    1
    I/O reference voltage
    MVREF
    0.49
    × GVDD
    0.51
    × GVDD
    V2
    I/O termination voltage
    VTT
    MVREF – 0.04
    MVREF + 0.04
    V
    3
    Input high voltage
    VIH
    MVREF + 0.26
    GVDD + 0.3
    V
    Input low voltage
    VIL
    –0.3
    MVREF – 0.24
    V
    Output leakage current
    IOZ
    –50
    50
    μA4
    Output high current (VOUT = 1.26 V)
    IOH
    –13.4
    mA
    Output low current (VOUT = 0.33 V)
    IOL
    13.4
    mA
    Notes:
    1. GVDD is expected to be within 50 mV of the DRAM GVDD at all times.
    2. MVREF is expected to be equal to 0.5 × GVDD, and to track GVDD DC variations as measured at the receiver. Peak-to-peak
    noise on MVREF may not exceed ±2% of the DC value.
    3. VTT is not applied directly to the device. It is the supply to which far end signal termination is made and is expected to be
    equal to MVREF. This rail should track variations in the DC level of MVREF.
    4. Output leakage is measured with all outputs disabled, 0 V
    V
    OUT GVDD.
    Table 11. DDR2 SDRAM Capacitance for GVDD(typ) = 1.8 V
    Parameter/Condition
    Symbol
    Min
    Max
    Unit
    Notes
    Input/output capacitance: DQ, DQS, DQS
    CIO
    68
    pF
    1
    Delta input/output capacitance: DQ, DQS, DQS
    CDIO
    —0.5
    pF
    1
    Note:
    1. This parameter is sampled. GVDD = 1.8 V ± 0.090 V, f = 1 MHz, TA =25°C, VOUT = GVDD/2, VOUT (peak-to-peak) = 0.2 V.
    Table 12. DDR SDRAM DC Electrical Characteristics for GVDD(typ) = 2.5 V
    Parameter/Condition
    Symbol
    Min
    Max
    Unit
    Notes
    I/O supply voltage
    GVDD
    2.375
    2.625
    V
    1
    I/O reference voltage
    MVREF
    0.49
    × GVDD
    0.51
    × GVDD
    V2
    I/O termination voltage
    VTT
    MVREF – 0.04
    MVREF + 0.04
    V
    3
    Input high voltage
    VIH
    MVREF + 0.31
    GVDD + 0.3
    V
    Input low voltage
    VIL
    –0.3
    MVREF – 0.3
    V
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