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參數(shù)資料
| 型號： | MPC8547EPXAUJB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 63/151頁 |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC III 783-PBGA |
| 標準包裝： | 1 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.333GHz |
| 電壓： | 1.1V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 783-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MPC8548E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 9
Freescale Semiconductor
19
RESET Initialization
5
RESET Initialization
This section describes the AC electrical specifications for the RESET initialization timing requirements of
the device. The following table provides the RESET initialization AC timing specifications for the DDR
SDRAM component(s).
The following table provides the PLL lock times.
5.1
Power-On Ramp Rate
This section describes the AC electrical specifications for the power-on ramp rate requirements.
Controlling the maximum power-on ramp rate is required to avoid falsely triggering the ESD circuitry. The
following table provides the power supply ramp rate specifications.
Table 8. RESET Initialization Timing Specifications
Parameter/Condition
Min
Max
Unit
Notes
Required assertion time of HRESET
100
—
s—
Minimum assertion time for SRESET
3
—
SYSCLKs
1
PLL input setup time with stable SYSCLK before HRESET negation
100
—
s—
Input setup time for POR configs (other than PLL config) with respect to
negation of HRESET
4
—
SYSCLKs
1
Input hold time for all POR configs (including PLL config) with respect to
negation of HRESET
2
—
SYSCLKs
1
Maximum valid-to-high impedance time for actively driven POR configs with
respect to negation of HRESET
—
5
SYSCLKs
1
Note:
1. SYSCLK is the primary clock input for the device.
Table 9. PLL Lock Times
Parameter/Condition
Min
Max
Unit
Core and platform PLL lock times
—
100
s
Local bus PLL lock time
—
50
s
PCI/PCI-X bus PLL lock time
—
50
s
Table 10. Power Supply Ramp Rate
Parameter
Min
Max
Unit
Notes
Required ramp rate for MVREF
—
3500
V/s
1
Required ramp rate for VDD
—
4000
V/s
1, 2
Note:
1. Maximum ramp rate from 200 to 500 mV is most critical as this range may falsely trigger the ESD circuitry.
2. VDD itself is not vulnerable to false ESD triggering; however, as per Section 22.2, “PLL Power Supply Filtering,” the
recommended AVDD_CORE, AVDD_PLAT, AVDD_LBIU, AVDD_PCI1 and AVDD_PCI2 filters are all connected to VDD.
Their ramp rates must be equal to or less than the VDD ramp rate.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CAT24C08HU4I-GT3 | IC EEPROM 8KB I2C SERIAL 8UDFN |
| CAT24C08VP2I-GT3 | IC EEPROM SERIAL 8KB I2C 8TDFN |
| MPC8547EPXATGB | MPU POWERQUICC III 783-PBGA |
| 10051922-1810ELF | CONN FPC 18POS .5MM R/A SMD GOLD |
| MPC8547ECPXAUJB | MPU POWERQUICC III 783-PBGA |
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參數(shù)描述 |
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