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參數(shù)資料
| 型號： | MPC8560PXAQFC |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 20/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | MPU POWERQUICC III 783FCPBGA |
| 標(biāo)準(zhǔn)包裝： | 36 |
| 系列： | MPC85xx |
| 處理器類型： | 32-位 MPC85xx PowerQUICC III |
| 速度： | 1.0GHz |
| 電壓： | 1.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 784-BBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 783-FCPBGA（29x29） |
| 包裝： | 托盤 |
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MPC8560 Integrated Processor Hardware Specifications, Rev. 4.2
Freescale Semiconductor
19
DDR SDRAM
6.2 DDR SDRAM AC Electrical Characteristics
This section provides the AC electrical characteristics for the DDR SDRAM interface.
6.2.1 DDR SDRAM Input AC Timing Specifications
Table 15 provides the input AC timing specifications for the DDR SDRAM interface.
Figure 4. DDR SDRAM Interface Input Timing
Table 15. DDR SDRAM Input AC Timing Specifications
At recommended operating conditions with GVDD of 2.5 V ± 5%.
Parameter
Symbol
Min
Max
Unit
Notes
AC input low voltage
VIL
—MVREF – 0.31
V
—
AC input high voltage
VIH
MVREF + 0.31
GVDD + 0.3
V
—
MDQS—MDQ/MECC input skew per byte
For DDR = 333 MHz
For DDR
≤ 266 MHz
tDISKEW
-750
-1125
750
1125
ps
1, 2
Note:
1.Maximum possible skew between a data strobe (MDQS[n]) and any corresponding bit of data (MDQ[8n + {0...7}] if
0
≤ n ≤ 7) or ECC (MECC[{0...7}] if n=8).
2.For timing budget analysis, the MPC8560 consumes
±550 ps of the total budget.
MDQS[n]
MDQ[n]
tDISKEW
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