參數(shù)資料
型號： MPC8568E-MDS-PB
廠商： Freescale Semiconductor
文件頁數(shù)： 50/139頁
文件大小： 0K
描述： MOD DEV SYSTEM POWERQUICC III
標(biāo)準(zhǔn)包裝： 1
系列： PowerQUICC III™
類型： MPU
適用于相關(guān)產(chǎn)品： MPC8568E
所含物品： 板
MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
18
Freescale Semiconductor
RESET Initialization
5
RESET Initialization
This section describes the AC electrical specifications for the RESET initialization timing requirements of
the MPC8568E. Table 10 provides the RESET initialization AC timing specifications for the DDR
SDRAM component(s).
Table 11 provides the PLL lock times.
6
DDR and DDR2 SDRAM
This section describes the DC and AC electrical specifications for the DDR SDRAM interface of the
MPC8568E. Note that DDR SDRAM is GVDD(typ) = 2.5 V and DDR2 SDRAM is GVDD(typ) = 1.8 V.
Table 10. RESET Initialization Timing Specifications
Parameter/Condition
Min
Max
Unit
Notes
Required assertion time of HRESET
100
—
μs—
Minimum assertion time for SRESET
3
—
SYSCLKs
1
PLL input setup time with stable SYSCLK before HRESET negation
100
—
μs—
Input setup time for POR configs (other than PLL config) with respect to
negation of HRESET
4
—
SYSCLKs
1
Input hold time for all POR configs (including PLL config) with respect to
negation of HRESET
2
—
SYSCLKs
1
Maximum valid-to-high impedance time for actively driven POR configs with
respect to negation of HRESET
—
5
SYSCLKs
1
Notes:
1. SYSCLK is the primary clock input for the MPC8568E.
Table 11. PLL Lock Times
Parameter/Condition
Min
Max
Unit
Notes
Platform PLL lock times
—
100
μs—
QE PLL lock times
—
100
μs—
CPU PLL lock times
—
100
μs—
PCI PLL lock times
—
100
μs—
Local bus PLL
—
100
μs—
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PDF描述
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參數(shù)描述
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MPC8568VTAQGG 功能描述:微處理器 - MPU 8568 1GHz Non Encrypt RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
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