參數(shù)資料
型號： MPC859DSLCVR50A
廠商： Freescale Semiconductor
文件頁數(shù)： 51/96頁
文件大小： 0K
描述： IC MPU POWERQUICC 50MHZ 357PBGA
標準包裝： 44
系列： MPC8xx
處理器類型： 32-位 MPC8xx PowerQUICC
速度： 50MHz
電壓： 1.8V
安裝類型： 表面貼裝
封裝/外殼： 357-BBGA
供應商設備封裝： 357-PBGA（25x25）
包裝： 托盤
MPC866/MPC859 Hardware Specifications, Rev. 2
Freescale Semiconductor
55
CPM Electrical Characteristics
74
L1CLK edge to L1RSYNC, L1TSYNC, invalid
(SYNC hold time)
35.00
—
ns
75
L1RSYNC, L1TSYNC rise/fall time
—
15.00
ns
76
L1RXD valid to L1CLK edge (L1RXD setup time)
17.00
—
ns
77
L1CLK edge to L1RXD invalid (L1RXD hold time)
13.00
—
ns
78
L1CLK edge to L1ST(1–4) valid 4
10.00
45.00
ns
78A
L1SYNC valid to L1ST(1–4) valid
10.00
45.00
ns
79
L1CLK edge to L1ST(1–4) invalid
10.00
45.00
ns
80
L1CLK edge to L1TXD valid
10.00
55.00
ns
80A
L1TSYNC valid to L1TXD valid 4
10.00
55.00
ns
81
L1CLK edge to L1TXD high impedance
0.00
42.00
ns
82
L1RCLK, L1TCLK frequency (DSC =1)
—
16.00 or SYNCCLK/2
MHz
83
L1RCLK, L1TCLK width low (DSC =1)
P + 10
—
ns
83a
L1RCLK, L1TCLK width high (DSC = 1)3
P + 10
—
ns
84
L1CLK edge to L1CLKO valid (DSC = 1)
—
30.00
ns
85
L1RQ valid before falling edge of L1TSYNC4
1.00
—
L1TCLK
86
L1GR setup time2
42.00
—
ns
87
L1GR hold time
42.00
—
ns
88
L1CLK edge to L1SYNC valid (FSD = 00) CNT =
0000, BYT = 0, DSC = 0)
—0.00
ns
1
The ratio SyncCLK/L1RCLK must be greater than 2.5/1.
2
These specs are valid for IDL mode only.
3
Where P = 1/CLKOUT. Thus, for a 25-MHz CLKO1 rate, P = 40 ns.
4
These strobes and TxD on the first bit of the frame become valid after L1CLK edge or L1SYNC, whichever is later.
Table 21. SI Timing (continued)
Num
Characteristic
All Frequencies
Unit
Min
Max
相關PDF資料
PDF描述
IDT70V08L15PF8 IC SRAM 512KBIT 15NS 100TQFP
MPC857TVR80B IC MPU POWERQUICC 80MHZ 357-PBGA
IDT7027L20PFI8 IC SRAM 512KBIT 20NS 100TQFP
MPC857TCVR80B IC MPU POWERQUICC 80MHZ 357-PBGA
IDT70V27L15BF IC SRAM 512KBIT 15NS 144FBGA
相關代理商/技術參數(shù)
參數(shù)描述
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