參數(shù)資料
型號(hào)： MPC9352FAR2
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： 9352 SERIES, PLL BASED CLOCK DRIVER, 11 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封裝： LQFP-32
文件頁(yè)數(shù)： 14/16頁(yè)
文件大小： 188K
代理商： MPC9352FAR2
MPC9352
TIMING SOLUTIONS
7
MOTOROLA
Table 8: AC CHARACTERISTICS (VCC = 2.5V ± 5%, TA = –40° to 85°C)a
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fref
Input reference frequency in PLL modeb
÷4 feedback
÷6 feedback
÷8 feedback
÷12 feedback
Input reference frequency in PLL bypass modec
50.0
33.3
25.0
16.67
100.0
66.6
50.0
33.3
250.0
MHz
fVCO
VCO lock frequency ranged
200
400
MHz
fMAX
Output Frequency
÷2 outpute
÷4 output
÷6 output
÷8 output
÷12 output
100
50
33.3
25
16.67
200
100
66.6
50
33.3
MHz
frefDC
Reference Input Duty Cycle
25
75
%
tr, tf
CCLK Input Rise/Fall Time
1.0
ns
0.8 to 2.0V
t()
Propagation Delay CCLK to FB_IN
fref > 40 MHz
(static phase offset)
fref < 40 MHz
-50
-200
+150
ps
PLL locked
tsk(O)
Output-to-output Skewf
all outputs, any frequency
within QA output bank
within QB output bank
within QC output bank
200
100
ps
DC
Output duty cycle
47
50
53
%
tr, tf
Output Rise/Fall Time
0.1
1.0
ns
0.6 to 1.8V
tPLZ, HZ
Output Disable Time
8
ns
tPZL, ZH
Output Enable Time
10
ns
tJIT(CC)
Cycle-to-cycle jitter
output frequencies mixed
outputs are in any
÷4 and ÷6 combination
all outputs same frequency
400
250
100
ps
tJIT(PER)
Period Jitter
output frequencies mixed
outputs are in any
÷4 and ÷6 combination
all outputs same frequency
200
150
75
ps
tJIT()
I/O Phase Jitter
÷4 feedback divider RMS (1 σ)g
÷6 feedback divider RMS (1 σ)
÷8 feedback divider RMS (1 σ)
÷12 feedback divider RMS (1 σ)
15
20
18 - 20
25
ps
BW
PLL closed loop bandwidthh
÷4 feedback
÷6 feedback
÷8 feedback
÷12 feedback
1.0 - 8.0
0.7 - 3.0
0.5 - 2.5
0.4 - 1.0
MHz
tLOCK
Maximum PLL Lock Time
10
ms
a
AC characteristics apply for parallel output termination of 50
to VTT.
b
PLL mode requires PLL_EN=0 to enable the PLL and zero-delay operation. It is not recommended to use a
÷2 divider for feedback.
c
In PLL bypass mode, the MPC9352 divides the input reference clock.
d
The input frequency fref on CCLK must match the VCO frequency range divided by the feedback divider ratio FB: fref = fVCO ÷ FB.
e
See Table 9 and Table 10 for output divider configurations.
f
See application section for part-to-part skew calculation.
g
See application section for a jitter calculation for other confidence factors than 1
s.
h
-3 dB point of PLL transfer characteristics.
相關(guān)PDF資料
PDF描述
MPC9352FAR2 PLL BASED CLOCK DRIVER, 11 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
MPC9456FA LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
MPC955FAR2 300 MHz, PROC SPECIFIC CLOCK GENERATOR, PQFP32
MPC972FAR2 125 MHz, PROC SPECIFIC CLOCK GENERATOR, PQFP52
MPC972FAR2 125 MHz, PROC SPECIFIC CLOCK GENERATOR, PQFP52
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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MPC93H52AC 功能描述:時(shí)鐘發(fā)生器及支持產(chǎn)品 FSL 1-11 LVCMOS PLL Clock Generator, hig RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
MPC93H52ACR2 功能描述:IC CLK GEN ZD 1:11 32-LQFP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:1,000 系列:- 類型:時(shí)鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT
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