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參數(shù)資料
| 型號： | MQ80C52XXX-36:D |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 88/326頁 |
| 文件大?。?/td> | 3228K |
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178
7734Q–AVR–02/12
AT90PWM81/161
Bit 1– PEOEPE0: PSCR End Of Enhanced Cycle Interrupt Enable
When this bit is set, an interrupt is generated when PSC reduced reaches the end of the 15th
PSC cycle. This allows to update the PSCR values in the interrupt routine and to start a new
enhanced cycle with the new values at the next PSCR cycle end.
Bit 0 – PEOPE0: PSCR End Of Cycle Interrupt Enable
When this bit is set, an interrupt is generated when PSCR reaches the end of the whole cycle.
13.23.12 PIFR0 - PSCR Interrupt Flag Register
Bit 7 – POAC0B: PSCR Output B Activity
This bit is set by hardware each time the output PSCOUT01 changes from 0 to 1 or from 1 to 0.
Must be cleared by software by writing a one to its location.
This feature is useful to detect that a PSCR output doesn’t change due to a frozen external input
signal.
Bit 6 – POAC0A: PSCR Output A Activity
This bit is set by hardware each time the output PSCOUT00 changes from 0 to 1 or from 1 to 0.
Must be cleared by software by writing a one to its location.
This feature is useful to detect that a PSCR output doesn’t change due to a freezen external
input signal.
Bit 5 – Reserved
Bit 4 – PEV0B: PSCR External Event B Interrupt
This bit is set by hardware when an external event which can generates a capture or a retrigger
from Retrigger/Fault block B occurs.
Must be cleared by software by writing a one to its location.
This bit can be read even if the corresponding interrupt is not enabled (PEVE0B bit = 0).
Bit 3 – PEV0A: PSCR External Event A Interrupt
This bit is set by hardware when an external event which can generates a capture or a retrigger
from Retrigger/Fault block A occurs.
Must be cleared by software by writing a one to its location.
This bit can be read even if the corresponding interrupt is not enabled (PEVE0A bit = 0).
Bit 2:1 – PRN01:0 : PSCR Ramp Number
Memorization of the ramp number when the last PEV0A or PEV0B occurred.
Bit
7
6
543
2
1
0
POAC0B
POAC0A
-
PEV0B
PEV0A
PRN01
PRN00
PEOP0
PIFR0
Read/Write
R
R/W
R
R/W
Initial Value
0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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