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參數(shù)資料
| 型號： | MR80C52TXXX-16SHXXX:R |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 211/336頁 |
| 文件大?。?/td> | 8801K |
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289
ATmega16M1/32M1/64M1 [DATASHEET]
8209E–AVR–11/2012
Notes:
1.
tWLRH is valid for the Write Flash, Write EEPROM, Write Fuse bits and Write Lock bits commands.
2.
tWLRH_CE is valid for the Chip Erase command.
27.10 Serial downloading
Both the Flash and EEPROM memory arrays can be programmed using the serial SPI bus while RESET is pulled
to GND. The serial interface consists of pins SCK, MOSI (input) and MISO (output). After RESET is set low, the
Programming Enable instruction needs to be executed first before program/erase operations can be executed.
NOTE: In Table 27-15 on page 280, the pin mapping for SPI programming is listed. Not all parts use the SPI pins
dedicated for the internal SPI interface.
Figure 27-10. Serial programming and verify
(1).
Notes:
1. If the device is clocked by the internal oscillator, it is no need to connect a clock source to the XTAL1 pin.
2. VCC - 0.3V < AVCC < VCC + 0.3V, however, AVCC should always be within 1.8V - 5.5V.
When programming the EEPROM, an auto-erase cycle is built into the self-timed programming operation (in the
Serial mode ONLY) and there is no need to first execute the Chip Erase instruction. The Chip Erase operation
turns the content of every memory location in both the Program and EEPROM arrays into 0xFF.
Depending on CKSEL Fuses, a valid clock must be present. The minimum low and high periods for the serial clock
(SCK) input are defined as follows:
Low: >2 CPU clock cycles for f
ck < 12MHz, 3 CPU clock cycles for fck >= 12MHz
High: >2 CPU clock cycles for f
ck < 12MHz, 3 CPU clock cycles for fck >= 12MHz
27.10.1
Serial programming algorithm
When writing serial data to the Atmel ATmega16M1/32M1/64M1, data is clocked on the rising edge of SCK.
When reading data from the ATmega16M1/32M1/64M1, data is clocked on the falling edge of SCK. See Figure 27-
11 on page 291 for timing details.
tXLOL
XTAL1 Low to OE Low
0
ns
tBVDV
BS1 Valid to DATA valid
0
250
tOLDV
OE Low to DATA Valid
250
tOHDZ
OE High to DATA Tri-stated
250
Table 27-16. Parallel programming characteristics, V
CC = 5V ±10%. (Continued)
Symbol
Parameter
Min.
Typ.
Max.
Units
VCC
GND
XTAL1
SCK_A
MISO_A
MOSI_A
RESET
+1.8V - 5.5V
AVCC
+1.8V - 5.5V
(2)
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