- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄45322 > MS80C31-20D (TEMIC SEMICONDUCTORS) 8-BIT, 20 MHz, MICROCONTROLLER, PQCC44 PDF資料下載
參數(shù)資料
| 型號(hào)： | MS80C31-20D |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, PQCC44 |
| 文件頁數(shù)： | 155/170頁 |
| 文件大?。?/td> | 4133K |
| 代理商： | MS80C31-20D |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁當(dāng)前第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁
85
ATtiny4/5/9/10 [DATASHEET]
8127F–AVR–02/2013
When initiating a single ended conversion by setting the ADSC bit in ADCSRA, the conversion starts at the follow-
ing rising edge of the ADC clock cycle.
A normal conversion takes 13 ADC clock cycles, as summarised in Table 13-1 on page 86. The first conversion
after the ADC is switched on (ADEN in ADCSRA is set) takes 25 ADC clock cycles in order to initialize the analog
circuitry. See Figure 13-4.
Figure 13-4. ADC Timing Diagram, First Conversion (Single Conversion Mode)
The actual sample-and-hold takes place 3 ADC clock cycles after the start of a normal conversion and 16 ADC
clock cycles after the start of a first conversion. See Figure 13-5. When a conversion is complete, the result is writ-
ten to the ADC Data Registers, and ADIF is set. In Single Conversion mode, ADSC is cleared simultaneously. The
software may then set ADSC again, and a new conversion will be initiated on the first rising ADC clock edge.
Figure 13-5. ADC Timing Diagram, Single Conversion
When Auto Triggering is used, the prescaler is reset when the trigger event occurs. See Figure 13-6. This assures
a fixed delay from the trigger event to the start of conversion. In this mode, the sample-and-hold takes place two
ADC clock cycles after the rising edge on the trigger source signal. Three additional CPU clock cycles are used for
synchronization logic.
Conversion Result
ADC Clock
ADSC
Sample & Hold
ADIF
ADCL
Cycle Number
ADEN
1
212
13
14
15
16
17
18
19
20
21
22
23
24
25
1
2
First Conversion
Next
Conversion
3
MUX
Update
MUX
Update
Conversion
Complete
1
2
3
4
5
6
7
8
9
10
11
12
13
Conversion Result
ADC Clock
ADSC
ADIF
ADCL
Cycle Number
12
One Conversion
Next Conversion
3
Sample & Hold
MUX
Update
Conversion
Complete
MUX
Update
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MS80C51T-20D | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, PQCC44 |
| MT80C51T-20R | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP44 |
| MS80C51-25D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, PQCC44 |
| MP80C51C-30D | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, PDIP40 |
| MF180C31-12R | 8-BIT, 12 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MS8100 | 制造商:MCC 制造商全稱:Micro Commercial Components 功能描述:8 Amp Schottky Barrier Rectifier 20 to 100 Volts |
| MS8100.D | 制造商:Colibrys SA 功能描述:MEMS CAPACITIVE ACCELEROMETERS - Trays |
| MS8104160 | 制造商:OKI 制造商全稱:OKI electronic componets 功能描述:(262,214-word x 8-Bits) x 2 Dual FIFO |
| MS8104160A | 制造商:OKI 制造商全稱:OKI electronic componets 功能描述:Dual FIFO (262,214 Words 】 8 Bits) 】 2 |
| MS8104160A-XXTB | 制造商:OKI 制造商全稱:OKI electronic componets 功能描述:Dual FIFO (262,214 Words 】 8 Bits) 】 2 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。