參數(shù)資料
型號: MSC8113TMP3600V
廠商: Freescale Semiconductor
文件頁數(shù): 24/44頁
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描述: DSP TRI-CORE 431-FCPBGA
標(biāo)準(zhǔn)包裝: 60
系列: StarCore
類型: SC140 內(nèi)核
接口: 以太網(wǎng),I²C,TDM,UART
時鐘速率: 300MHz
非易失內(nèi)存: 外部
芯片上RAM: 1.436MB
電壓 - 輸入/輸出: 3.30V
電壓 - 核心: 1.10V
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 431-BFBGA,F(xiàn)CBGA
供應(yīng)商設(shè)備封裝: 431-FCPBGA(20x20)
包裝: 托盤
MSC8113 Tri-Core Digital Signal Processor Data Sheet, Rev. 1
Electrical Characteristics
Freescale Semiconductor
30
2.5.7
TDM Timing
Figure 17. DSI Synchronous Mode Signals Timing Diagram
Table 21. TDM Timing
No.
Characteristic
Expression
1.1 V Core
Units
Min
Max
300
TDMxRCLK/TDMxTCLK
TC1
16
ns
301
TDMxRCLK/TDMxTCLK high pulse width
(0.5
± 0.1) × TC
7
ns
302
TDMxRCLK/TDMxTCLK low pulse width
(0.5
± 0.1) × TC
7
ns
303
TDM receive all input set-up time
1.3
ns
304
TDM receive all input hold time
1.0
ns
305
TDMxTCLK high to TDMxTDAT/TDMxRCLK output active2,3
2.8
ns
306
TDMxTCLK high to TDMxTDAT/TDMxRCLK output
10.0
ns
307
All output hold time4
2.5
ns
308
TDMxTCLK high to TDmXTDAT/TDMxRCLK output high
impedance2,3
10.7
ns
309
TDMxTCLK high to TDMXTSYN output valid2
—9.7
ns
310
TDMxTSYN output hold time4
2.5
ns
Notes:
1.
Values are based on a a maximum frequency of 62.5 MHz. The TDM interface supports any frequency below 62.5 MHz.
Devices operating at 300 MHz are limited to a maximum TDMxRCLK/TDMxTCLK frequency of 50 MHz.
2.
Values are based on 20 pF capacitive load.
3.
When configured as an output, TDMxRCLK acts as a second data link. See the MSC8113 Reference Manual for details.
4.
Values are based on 10 pF capacitive load.
HCLKIN
HA[11–29] input signals
All other input signals
HD[0–63] output signals
HTA output signal
~ ~
HD[0–63] input signals
120
127
123
126
127
122
121
131
130
129
128
133
135
134
132
~ ~
HCID[0–4] input signals
125
127
124
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