參數(shù)資料
型號(hào)： MSC8122MP8000
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 32-BIT, 500 MHz, OTHER DSP, PBGA431
封裝： FCBGA-431
文件頁(yè)數(shù)： 26/48頁(yè)
文件大?。?/td> 1158K
代理商： MSC8122MP8000
MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 16
Electrical Characteristics
Freescale Semiconductor
32
2.5.7
TDM Timing
Table 21. TDM Timing
No.
Characteristic
Expression
1.1 V Core
1.2 V Core
Units
Min
Max
Min
Max
300
TDMxRCLK/TDMxTCLK
TC1
16
—
16
—
ns
301
TDMxRCLK/TDMxTCLK high pulse width
(0.5
± 0.1) × TC
7—
ns
302
TDMxRCLK/TDMxTCLK low pulse width
(0.5
± 0.1) × TC
7—
ns
303
TDM receive all input set-up time
1.3
—
1.3
—
ns
304
TDM receive all input hold time
1.0
—
1.0
—
ns
305
TDMxTCLK high to TDMxTDAT/TDMxRCLK output
active2,3
2.8
—
2.8
—
ns
306
TDMxTCLK high to TDMxTDAT/TDMxRCLK output
—
10.0
—
8.8
ns
307
All output hold time4
2.5
—
2.5
—
ns
308
TDMxTCLK high to TDmXTDAT/TDMxRCLK output high
impedance2,3
—
10.7
—
10.5
ns
309
TDMxTCLK high to TDMXTSYN output valid2
—9.7
—8.5
ns
310
TDMxTSYN output hold time4
2.5
—
2.5
—
ns
Notes:
1.
Values are based on a a maximum frequency of 62.5 MHz. The TDM interface supports any frequency below 62.5 MHz.
Devices operating at 300 MHz are limited to a maximum TDMxRCLK/TDMxTCLK frequency of 50 MHz.
2.
Values are based on 20 pF capacitive load.
3.
When configured as an output, TDMxRCLK acts as a second data link. See the MSC8122 Reference Manual for details.
4.
Values are based on 10 pF capacitive load.
Figure 18. TDM Inputs Signals
Figure 19. TDM Output Signals
TDMxRCLK
TDMxRDAT
TDMxRSYN
300
301
302
303
304
TDMxTCLK
TDMxTDAT
~ ~
TDMxTSYN
~ ~
305
306
308
307
300
301
302
310
309
TDMxRCLK
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PDF描述
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