參數(shù)資料
型號(hào)： MSM66577-XXTB
廠商： OKI ELECTRIC INDUSTRY CO LTD
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, TQFP-100
文件頁(yè)數(shù)： 232/485頁(yè)
文件大小： 2882K
代理商： MSM66577-XXTB
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12-43
MSM66577 Family User's Manual
Chapter 12 Serial Port Functions
12
(2)
FIFO control register (FIFOCON)
The FIFO control register (FIFOCON) controls operation of the FIFO registers that are
internal to SIO4 and SIO5.
FIFOCON can be read from and written to by the program. However, write operations to
bits 0, 1, 4 and 5 are invalid.
When reset (
RES signal input, execution of a BRK instruction, overflow of the watchdog
timer, opcode trap), the value of FIFOCON becomes 11H.
Figure 12-20 shows the FIFOCON configuration.
[Description of each bit]
EMP4 (bit 0)
EMP4 indicates the empty status of the SIO4's FIFO register. Due to SRES operation and
at reset, the FIFO is cleared and enters the empty state. If all data in the FIFO register
is read, the empty state is entered.
FUL4 (bit 1)
FUL4 indicates the full status of the SIO4's FIFO register. If 32 bytes of data are
completely stored in the FIFO register, the FIFO full state (FUL = 1) is entered.
ORE4 (bit 2)
ORE4 indicates the overflow status of the SIO4's FIFO register (only valid during the slave
mode). After completing reception of the number of bytes that were written to the FIFO
register before the transfer, if an external clock is input, ORE4 is set to "1". In this case,
because the FIFO register contents cannot be guaranteed, it is necessary to transfer the
data again. ORE4 can be reset to "0" by setting SRE4 (bit 3) to "1".
SRE4 (bit 3)
SRE4 initializes SIO4. If SRE4 is set to "1", SIO4 will be initialized. After initialization,
SRE4 is automatically reset to "0".
EMP5 (bit 4)
EMP5 indicates the empty status of the SIO5's FIFO register. Due to SRES operation and
at reset, the FIFO is cleared and enters the empty state. If all data in the FIFO register
is read, the empty state is entered.
FUL5 (bit 5)
FUL5 indicates the full status of the SIO5's FIFO register. If 32 bytes of data are
completely stored in the FIFO register, the FIFO full state (FUL = 1) is entered.
ORE5 (bit 6)
ORE5 indicates the overflow status of the SIO5's FIFO register (only valid during the slave
mode). After completing reception of the number of bytes that ware written to the FIFO
register before the transfer, if an external clock is input, ORE5 is set to "1". In this case,
because the FIFO register contents cannot be guaranteed, it is necessary to transfer the
data again. ORE5 can be reset to "0" by setting SRE5 (bit 7) to "1".
SRE5 (bit 7)
SRE5 initializes SIO5. If SRE5 is set to "1", SIO5 will be initialized. After initialization,
SRE5 is automatically reset to "0".
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