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參數(shù)資料
| 型號： | NB3N3010BDR2G |
| 廠商： | ON Semiconductor |
| 文件頁數(shù)： | 6/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR PLL 8SOIC |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 時鐘/頻率發(fā)生器 |
| PLL： | 無 |
| 主要目的： | USB 應(yīng)用 |
| 輸入： | 時鐘 |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 12.288MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-SOICN |
| 包裝： | 帶卷 (TR) |
NB3N3010B
http://onsemi.com
6
CFILT for 1.8 V Regulator
CFILT
1.8 V
Regulator
220 270 nF
Figure 4. CFILT Capacitor
A low noise 1.8 V LDO/Regulator is integrated to provide
a clean supply for the CLKA/CLKB output buffers. The
LDO requires a decoupling capacitor in the range of 220 nF
to 270 nF for compensation and high frequency PSR, and
should be located near the device. The purpose of this design
technique is to isolate the high switching noise of the digital
outputs from the relatively sensitive internal analog
phaselocked loop.
Figure 5. REF Input Timing Diagram
REF
tREF
TjitterREF
tREFH
Figure 6. Clock Output Timing Diagram
Tper
TjitterPER
Tcyc
tMCLKL
tMCLKH
Tjittercyc
Tf
20%
80%
CLK A, CLK B
VDD
0.1 mF
GND
CLKA
CLKB
15 pF
Figure 7. Test Circuit
Bypass Capacitor Close to Pin
HiZ Probe
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| NB3N3011 | 制造商:ONSEMI 制造商全稱:ON Semiconductor 功能描述:3.3 V 100 MHz / 106.25 MHz PureEdge Clock Generator with LVPECL Differential Output |
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| NB3N3011DTR2G | 功能描述:時鐘合成器/抖動清除器 XTAL 3.3V LVPECL CLK RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel |
| NB3N3020 | 制造商:ONSEMI 制造商全稱:ON Semiconductor 功能描述:3.3 V, LV-PECL/LV-CMOS Clock Multiplier |
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