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參數(shù)資料
| 型號： | OR2C08A-2PS256 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Field-Programmable Gate Arrays |
| 中文描述： | 現(xiàn)場可編程門陣列 |
| 文件頁數(shù)： | 146/192頁 |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2C08A-2PS256 |
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Lucent Technologies Inc.
57
Data Sheet
June 1999
ORCA Series 2 FPGAs
Special Function Blocks (continued)
ORCA Series TAP Controller (TAPC)
The
ORCA Series TAP controller (TAPC) is a 1149.1
compatible test access port controller. The 16 JTAG
state assignments from the
IEEE 1149.1 specification
are used. The TAPC is controlled by TCK and TMS.
The TAPC states are used for loading the IR to allow
three basic functions in testing: providing test stimuli
(Update-DR), test execution (Run-Test/Idle), and
obtaining test responses (Capture-DR). The TAPC
allows the test host to shift in and out both instructions
and test data/results. The inputs and outputs of the
TAPC are provided in the table below. The outputs are
primarily the control signals to the instruction register
and the data register.
Table 13. TAP Controller Input/Outputs
The TAPC generates control signals which allow cap-
ture, shift, and update operations on the instruction and
data registers. In the capture operation, data is loaded
into the register. In the shift operation, the captured
data is shifted out while new data is shifted in. In the
update operation, either the instruction register is
loaded for instruction decode, or the boundary-scan
register is updated for control of outputs.
The test host generates a test by providing input into
the
ORCA Series TMS input synchronous with TCK.
This sequences the TAPC through states in order to
perform the desired function on the instruction register
or a data register. Figure 50 provides a diagram of the
state transitions for the TAPC. The next state is deter-
mined by the TMS input value.
5-5370(F)
Figure 50. TAP Controller State Transition Diagram
Symbol
I/O
Function
TMS
I
Test Mode Select
TCK
I
Test Clock
PUR
I
Powerup Reset
PRGM
I
BSCAN Reset
TRESET
O
Test Logic Reset
Select
O
Select IR (high); Select DR (low)
Enable
O
Test Data Out Enable
Capture-DR
O
Capture/Parallel Load DR
Capture-IR
O
Capture/Parallel Load IR
Shift-DR
O
Shift Data Register
Shift-DR
O
Shift Instruction Register
Update-DR
O
Update/Parallel Load DR
Update-IR
O
Update/Parallel Load IR
SELECT-
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
1
0
10
RUN-TEST/
IDLE
1
TEST-LOGIC-
RESET
SELECT-
IR-SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
10
00
0
1
0
1
0
1
0
1
11
0
相關PDF資料 |
PDF描述 |
|---|---|
| OR2C08A-3BC160I | CAP 0.1UF 50V 10% NP0(C0G) SMD-1812 T&R SOLDER-COATED R-MIL-PRF-55681 |
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| OR2C08A-3BC208I | Field-Programmable Gate Arrays |
| OR2C08A-3BC240 | Field-Programmable Gate Arrays |
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