參數(shù)資料
型號(hào)： OR2C10A-6BA352I
廠商： Electronic Theatre Controls, Inc.
元件分類： FPGA
英文描述： Field-Programmable Gate Arrays
中文描述： 現(xiàn)場(chǎng)可編程門陣列
文件頁數(shù)： 73/192頁
文件大?。?/td> 3148K
代理商： OR2C10A-6BA352I
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Data Sheet
ORCA Series 2 FPGAs
June 1999
164
Lucent Technologies Inc.
Timing Characteristics (continued)
Note: Serial data is transmitted out on DOUT 1.5 clock cycles after the byte is input D[7:0].
Figure 69. Synchronous Peripheral Configuration Mode Timing Diagram
Table 51A. OR2CxxA/OR2TxxA Synchronous Peripheral Configuration Mode Timing Characteristics
OR2CxxA Commercial: VDD = 5.0 V ± 5%, 0 °C
≤ TA ≤ 70 °C; OR2CxxA Industrial: VDD = 5.0 V ± 10%, –40 °C ≤ TA ≤ +85 °C.
OR2TxxA Commercial: VDD = 3.0 V to 3.6 V, 0 °C
≤ TA ≤ 70 °C; OR2TxxA Industrial: VDD = 3.0 V to 3.6 V, –40 °C ≤ TA ≤ +85 °C.
Parameter
Symbol
Min
Max
Unit
D[7:0] Setup Time
TS
20
—
ns
D[7:0] Hold Time
TH
0—
ns
CCLK High Time
TCH
50
—
ns
CCLK Low Time
TCL
50
—
ns
CCLK Frequency
FC
—10
MHz
CCLK to DOUT
TD
—30
ns
Table 51B. OR2TxxB Synchronous Peripheral Configuration Mode Timing Characteristics
OR2TxxB Commercial: VDD = 3.0 V to 3.6 V, 0 °C
≤ TA ≤ 70 °C; OR2TxxB Industrial: VDD = 3.0 V to 3.6 V, –40 °C ≤ TA ≤ +85 °C.
Parameter
Symbol
Min
Max
Unit
D[7:0] Setup Time
TS
15
—
ns
D[7:0] Hold Time
TH
0—
ns
CCLK High Time
TCH
12.5
—
ns
CCLK Low Time
TCL
12.5
—
ns
CCLK Frequency
FC
—40
MHz
CCLK to DOUT
TD
—10
ns
5-4534(F)
CCLK
INIT
D[7:0]
DOUT
RDY
01
2
3
4
BYTE 0
BYTE 1
TINIT_CLK
TCH
TCL
TH
TS
TD
5
6
7
0
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PDF描述
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