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參數(shù)資料
| 型號： | OR3C804PS208-DB |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 484 CLBS, 116000 GATES, PQFP208 |
| 封裝： | PLASTIC, SQFP2-208 |
| 文件頁數(shù)： | 163/203頁 |
| 文件大?。?/td> | 1368K |
| 代理商： | OR3C804PS208-DB |
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62
Lattice Semiconductor
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Microprocessor Interface (MPI)
The Series 3 FPGAs have a dedicated synchronous
microprocessor interface function block (see
Figure 42). The MPI is programmable to operate with
PowerPC MPC800 series microprocessors and Intel*
respectively, for compatible processors. The MPI imple-
ments an 8-bit interface to the host processor (
Pow-
erPC or i960) that can be used for conguration and
readback of the FPGA as well as for user-dened data
processing and general monitoring of FPGA function.
In addition to dedicated-function registers, the micro-
processor interface allows for the control of up to 16
user registers (RAM or ip-ops) in the FPGA logic. A
synchronous/asynchronous handshake procedure is
used to control transactions with user logic in the FPGA
array. There is also capability for the FPGA logic to
interrupt the host processor either by a hard interrupt or
by having the host processor poll the microprocessor
interface.
The control portion of the microprocessor interface is
available following powerup of the FPGA if the mode
pins specify MPI mode, even if the FPGA is not yet con-
gured. The mode pin (M[2:0]) settings can be found in
the FPGA Conguration Modes section of this data
sheet, and the setup and use of the MPI for congura-
tion is discussed in the MPI Setup and Control subsec-
tion. For postconguration use, the MPI must be
included in the conguration bit stream by using an MPI
library element in your design from the
ORCA macro
library, or by setting the MP_USER bit of the MPI con-
guration control register prior to the start of congura-
tion (MPI registers are discussed later).
*
Intel and i960 are registered trademarks of Intel Corporation.
5-5806(F)
Figure 42. MPI Block Diagram
DONE
RD_DATA
INIT
D7
D7IN
D7OUT
D6
D6IN
D6OUT
D5
D5IN
D5OUT
D4
D4IN
D4OUT
D3
D3IN
D3OUT
D2
D2IN
D2OUT
D1
D1IN
D1OUT
D0
D0IN
D0OUT
ORCAORCA 3C/Txxx MPI
STATUS
REGISTER
SCRATCHPAD
REGISTER
READBACK
DATA REGISTER
READBACK
ADDR REGISTER
CONTROL
REGISTERS
PART ID
REGISTERS
RESET
RD_CFG
PRGM
GSR
IRQ
TO GSR BLOCK
TO FPGA
ROUTING
USER_START
USER_END
WR_CTRL
A[3:0]
RDYRCV
CLK
ADS
ALE
W/R
i960 LOGIC
RD/WR
BT
TS
CLKOUT
TA
POWERPC LOGIC
DECODE/CONTROL
POWERPC
ONLY
A4
A3
A2
A1
A0
RD
CS0
CS1
CCLK
M3
M2
M1
M0
MPI_IRQ
MPI_ACK
MPI_CLK
MPI_STRB
MPI_ALE
MPI_RW
MPI_B1
TO FPGA
ROUTING
D[7:0]IN
D[7:0]OUT
DEVICE PAD
I/O BUFFER
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