參數(shù)資料
型號(hào)： ORLI10G1BM680-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 1296 CLBS, 333000 GATES, PBGA680
封裝： PLASTIC, FBGA-680
文件頁(yè)數(shù)： 38/78頁(yè)
文件大?。?/td> 1689K
代理商： ORLI10G1BM680-DB
Lattice Semiconductor
ORCA ORLI10G Data Sheet
43
Figure 29 shows the Transmit (FPGA to embedded Line Interface) timing for 10G mode where PLL_TX2 is
bypassed via the PLL_BYPASS external FPSC pin. The 0.4 ns setup time and the 1.1 ns hold time shown are
approximate values for the embedded line interface. Consult the ispLEVER software, via the static timing analysis
tool TRACE, for the exact timing values. Figure 29 shows a half cycle transfer. Designers should make sure to sat-
isfy the hold requirement. A full cycle transfer is also possible for this scenario when the clock period is 10 ns or
longer (< 100 MHz).
Figure 29. Transmit Timing for 10G Mode with PLL Bypassed (-1 Speed Grade)
0.4ns Setup
Launch
Capture
TX_CLK8_IN_BUF
1.3ns
1.6ns
3ns
TX_DAT_IN
Primary
FPGA Clock
Tree
Clock
Divider
PLL_TX2
(Bypass Mode)
Q
TX2_VCOP
Embedded Line Interface Core
FPGA
D
TX_CLK_IN
(644 MHz)
0.0ns
3.1ns
6.2ns
9.3ns
12.4ns
TX2_VCOP
(Reference Clock)
3.0ns
9.2ns
FPGA Clock
0.3ns
3.4ns
6.5ns
9.6ns
12.7ns
TX_CLK8_IN_BUF
Data
-0.1ns
6.1ns
12.3ns
1.1ns Hold
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PDF描述
ORLI10G2BM680-DB FPGA, 1296 CLBS, 333000 GATES, PBGA680
ORLI10G3BM680-DB FPGA, 1296 CLBS, 333000 GATES, PBGA680
ORT82G5-1BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-2BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
ORT82G5-3BM680 FPGA, 1296 CLBS, 380000 GATES, PBGA680
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參數(shù)描述
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