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參數(shù)資料
| 型號： | P9S12XEP100J1MALR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 842/1036頁 |
| 文件大小： | 3356K |
| 代理商： | P9S12XEP100J1MALR |
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Chapter 22 Voltage Regulator (S12VREGL3V3V1)
MC9S12XE-Family Reference Manual , Rev. 1.07
842
Freescale Semiconductor
22.4.9
Description of Reset Operation
22.4.9.1
Power-On Reset (POR)
During chip power-up the digital core may not work if its supply voltage V
DD
is below the POR
deassertion level (V
PORD
). Therefore, signal POR, which forces the other blocks of the device into reset,
is kept high until V
DD
exceeds V
PORD
. The MCU will run the start-up sequence after POR deassertion.
The power-on reset is active in all operation modes of VREG_3V3.
22.4.9.2
Low-Voltage Reset (LVR)
For details on low-voltage reset, see
Section 22.4.5, “Low-Voltage Reset (LVR)”
.
22.4.10 Interrupts
This section describes all interrupts originated by VREG_3V3.
The interrupt vectors requested by VREG_3V3 are listed in
Table 22-11
. Vector addresses and interrupt
priorities are defined at MCU level.
22.4.10.1 Low-Voltage Interrupt (LVI)
In FPM, VREG_3V3 monitors the input voltage V
DDA
. Whenever V
DDA
drops below level V
LVIA,
the
status bit LVDS is set to 1. On the other hand, LVDS is reset to 0 when V
DDA
rises above level V
LVID
. An
interrupt, indicated by flag LVIF = 1, is triggered by any change of the status bit LVDS if interrupt enable
bit LVIE = 1.
NOTE
On entering the Reduced Power Mode, the LVIF is not cleared by the
VREG_3V3.
22.4.10.2 Autonomous Periodical Interrupt (API)
AssoonastheconfiguredtimeoutperiodoftheAPIhaselapsed,theAPIFbitisset.Aninterrupt,indicated
by flag APIF = 1, is triggered if interrupt enable bit APIE = 1.
Table 22-11. Interrupt Vectors
Interrupt Source
Local Enable
Low-voltage interrupt (LVI)
LVIE = 1; available only in Full Performance
Mode
Autonomous periodical interrupt (API)
APIE = 1
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