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參數(shù)資料
| 型號： | P9S12XEP100J1VAAR |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 645/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1VAAR |
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Chapter 16 Freescale’s Scalable Controller Area Network (S12MSCANV3)
MC9S12XE-Family Reference Manual Rev. 1.07
Freescale Semiconductor
645
16.3.2.17 MSCAN Identifier Acceptance Registers (CANIDAR0-7)
On reception, each message is written into the background receive buffer. The CPU is only signalled to
read the message if it passes the criteria in the identifier acceptance and identifier mask registers
(accepted); otherwise, the message is overwritten by the next message (dropped).
The acceptance registers of the MSCAN are applied on the IDR0–IDR3 registers (see
Section 16.3.3.1,
“Identifier Registers (IDR0–IDR3)
”) of incoming messages in a bit by bit manner (see
Section 16.4.3,
“Identifier Acceptance Filter
”).
For extended identifiers, all four acceptance and mask registers are applied. For standard identifiers, only
the first two (CANIDAR0/1, CANIDMR0/1) are applied.
Read: Anytime
Write: Anytime in initialization mode (INITRQ = 1 and INITAK = 1)
Module Base + 0x0010 (CANIDAR0)
0x0011 (CANIDAR1)
0x0012 (CANIDAR2)
0x0013 (CANIDAR3)
7
6
5
4
3
2
1
0
R
W
AC7
AC6
AC5
AC4
AC3
AC2
AC1
AC0
Reset
0
0
0
0
0
0
0
0
7
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5
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R
W
AC7
AC6
AC5
AC4
AC3
AC2
AC1
AC0
Reset
0
0
0
0
0
0
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7
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AC6
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6
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4
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R
W
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AC5
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Reset
0
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0
0
0
0
0
0
Figure 16-20. MSCAN Identifier Acceptance Registers (First Bank) — CANIDAR0–CANIDAR3
Table 16-20. CANIDAR0–CANIDAR3 Register Field Descriptions
Field
Description
7:0
AC[7:0]
Acceptance Code Bits
— AC[7:0] comprise a user-defined sequence of bits with which the corresponding bits
of the related identifier register (IDRn) of the receive message buffer are compared. The result of this comparison
is then masked with the corresponding identifier mask register.
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