參數(shù)資料
型號(hào)： PCK12429D
廠商： NXP SEMICONDUCTORS
元件分類(lèi)： XO, clock
英文描述： 25-400 MHz differential PECL clock generator
中文描述： 400 MHz, OTHER CLOCK GENERATOR, PDSO28
封裝： SO-28
文件頁(yè)數(shù)： 7/14頁(yè)
文件大小： 128K
代理商： PCK12429D
Philips Semiconductors
Product data
PCK12429
25–400 MHz differential PECL clock generator
2002 Jun 03
7
SW00730
N DIVIDE
(2, 4, 8, 16)
PLL 12429
SHIFT
REG
14-BIT
VCO_CLK
F
REF
MCNT
0
1
F
(VIA ENABLE GATE)
SEL_CLK
SCLOCK
SDATA
T0
T1
T2
DECODE
LATCH
Reset
M COUNTER
SLOAD
PLOADB
FDIV4
MCNT
LOW
F
OUT
MCNT
F
REF
HIGH
TEST
MUX
0
7
TEST
T2 = T1 = 1. T0 = 0: Test Mode
SCLOCK is selected, MCNT is on TEST output, SCLOCK DIVIDE BY N is on F
OUT
pin.
PLOADB acts as reset for test pin latch. When latch reset T2 data is shifted out TEST pin.
Figure 2. Serial Test Clock Block Diagram
DC CHARACTERISTICS
(T
amb
= 0 to 70
°
C, V
CC
= 3.3 V
±
5%)
SYMBOL
PARAMETER
CONDITION
LIMITS
TYP
—
UNIT
MIN
2.0
MAX
—
V
IH
V
IL
I
IN
V
OH
V
OL
Input HIGH Voltage
V
CC
= 3.3 V
V
CC
= 3.3 V
V
Input LOW Voltage
—
—
0.8
V
Input Current
—
—
1.0
mA
Output HIGH Voltage
TEST
I
OH
= –0.8 mA
I
OL
= 0.8 mA
2.5
—
V
Output LOW Voltage
TEST
—
—
0.4
V
V
OH
Output HIGH Voltage
F
OUT
F
OUT
F
OUT
F
OUT
V
CC1
PLL_V
CC
V
= 3.3 V
(Notes 1 and 2)
2 17
2.17
2 50
2.50
V
—
V
OL
Output LOW Voltage
V
= 3.3 V
(Notes 1 and 2)
1 41
1.41
1 76
1.76
V
—
I
CC
Power Supply Current
85
15
100
20
mA
—
NOTES:
1. Output levels will vary 1:1 with V
CC0
variation.
2. 50
to V
CC
– 2.0 V pulldown.
相關(guān)PDF資料
PDF描述
PCK2000MDB CK97 66/100MHz Mobile System Clock Generator
PCK2001MDB 14.318-150 MHz I2C 1:10 Clock Buffer
PCK2002M 0-300 MHz I2C 1:10 clock buffer
PCK2002MDB 0-300 MHz I2C 1:10 clock buffer
PCK2002MPW 0-300 MHz I2C 1:10 clock buffer
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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