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參數(shù)資料
| 型號： | PEF20534 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | DMA Supported Serial Communication Controller with 4 Channels |
| 中文描述： | DMA的支持串行通信控制器，4通道 |
| 文件頁數(shù)： | 10/439頁 |
| 文件大?。?/td> | 4985K |
| 代理商： | PEF20534 |
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PEB 20534
PEF 20534
List of Figures
Page
Data Sheet
10
2000-05-30
Figure 1
Figure 2
Figure 3
Figure 4
Figure 5
Figure 6
Figure 7
Figure 8
Figure 9
Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
General System Integration (PCI Bus Interface) . . . . . . . . . . . . . . . . . 24
General System Integration (De-multiplexed Interface). . . . . . . . . . . . 25
HSSI Application - DCE Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
HSSI Application - DTE Adapter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
General Data Application. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
DSCC4 Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Master Single READ Transaction followed by a Master
Single WRITE Transaction in De-multiplexed Configuration . . . . . . . . 54
Master Burst WRITE/READ Transaction in
De-multiplexed Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
DMA Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
DMA Data Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Transmit Descriptor List Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Transmit Descriptor Memory Example. . . . . . . . . . . . . . . . . . . . . . . . . 70
Receive Descriptor List Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Receive Descriptor Memory Example . . . . . . . . . . . . . . . . . . . . . . . . . 75
Data Transfer controlled via first and last descriptor addresses . . . . . 78
Example:
’
Chain Jump
’
Handling per
’
Dummy Descriptor
’
. . . . . . . . . . 80
DSCC4 Logical Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Central Transmit FIFO Section Thresholds . . . . . . . . . . . . . . . . . . . . . 90
Central Receive FIFO Threshold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Little/Big Endian Byte Swapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
MFP Configurations Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Multiplexed Bus Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
De-multiplexed Bus Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Memory Cycle Time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
LRDY Controlled Bus Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
LRDY Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
External Bus Arbitration (Releasing the Bus). . . . . . . . . . . . . . . . . . . 108
External Bus Arbitration (Regaining the Bus) . . . . . . . . . . . . . . . . . . 109
Connection of the Master and Slave Bus Arbitration Signals . . . . . . 110
Bus Arbitration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Registers and Port Pins associated with the SSC . . . . . . . . . . . . . . . 116
Synchronous Serial Channel SSC Block Diagram. . . . . . . . . . . . . . . 117
Serial Clock Phase and Polarity Options . . . . . . . . . . . . . . . . . . . . . . 119
SSC Full Duplex Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
SSC Half Duplex Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
SSC Error Interrupt Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
SCC Transmit FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
SCC Receive FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Figure 10
Figure 11
Figure 12
Figure 13
Figure 14
Figure 15
Figure 16
Figure 17
Figure 18
Figure 19
Figure 20
Figure 21
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Figure 29
Figure 30
Figure 31
Figure 32
Figure 33
Figure 34
Figure 35
Figure 36
Figure 37
Figure 38
Figure 39
Figure 40
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEB20534 | DMA Supported Serial Communication Controller with 4 Channels |
| PEB20534H-10 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEB20534H-52 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEB20534 | DMA Supported Serial Communication Controller with 4 Channels DSCC4 |
| PEF20542 | 2 Channel Serial Optimized Communication Controller with DMA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF2054 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:ICs for Communications |
| PEF20542 | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:2 Channel Serial Optimized Communication Controller with DMA |
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