參數(shù)資料
型號(hào)： PIC16F1512-I/SS
廠商： Microchip Technology
文件頁(yè)數(shù)： 111/348頁(yè)
文件大小： 0K
描述： IC MCU 8BIT 3.5KB FLASH 28-SSOP
標(biāo)準(zhǔn)包裝： 47
系列： PIC® XLP™ 16F
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
連通性： I²C，LIN，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 25
程序存儲(chǔ)器容量： 3.5KB（2K x 14）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 128 x 8
電壓 - 電源 (Vcc/Vdd)： 2.3 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 17x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
包裝： 管件
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2012 Microchip Technology Inc.
Preliminary
DS41624B-page 199
PIC16(L)F1512/3
20.5.2
SLAVE RECEPTION
When the R/W bit of a matching received address byte
is clear, the R/W bit of the SSPSTAT register is cleared.
The received address is loaded into the SSPBUF
register and Acknowledged.
When the overflow condition exists for a received
address, then not Acknowledge is given. An overflow
condition is defined as either bit BF bit of the SSPSTAT
register is set, or bit SSPOV bit of the SSPCON1
register is set. The BOEN bit of the SSPCON3 register
modifies this operation. For more information see
An MSSP interrupt is generated for each transferred
data byte. Flag bit, SSPIF, must be cleared by software.
When the SEN bit of the SSPCON2 register is set, SCL
will be held low (clock stretch) following each received
byte. The clock must be released by setting the CKP
bit of the SSPCON1 register, except sometimes in
for more detail.
20.5.2.1
7-bit Addressing Reception
This section describes a standard sequence of events
for the MSSP module configured as an I2C Slave in
7-bit Addressing mode. Figure 20-14 and Figure 20-15
are used as visual references for this description.
This is a step by step process of what typically must
be done to accomplish I2C communication.
1.
Start bit detected.
2.
S bit of SSPSTAT is set; SSPIF is set if interrupt
on Start detect is enabled.
3.
Matching address with R/W bit clear is received.
4.
The slave pulls SDA low sending an ACK to the
master, and sets SSPIF bit.
5.
Software clears the SSPIF bit.
6.
Software reads received address from SSPBUF
clearing the BF flag.
7.
If SEN = 1; Slave software sets CKP bit to
release the SCL line.
8.
The master clocks out a data byte.
9.
Slave drives SDA low sending an ACK to the
master, and sets SSPIF bit.
10. Software clears SSPIF.
11. Software reads the received byte from SSPBUF
clearing BF.
12. Steps 8-12 are repeated for all received bytes
from the master.
13. Master sends Stop condition, setting P bit of
SSPSTAT, and the bus goes Idle.
20.5.2.2
7-bit Reception with AHEN and
DHEN
Slave device reception with AHEN and DHEN set
operate the same as without these options with extra
interrupts and clock stretching added after the 8th
falling edge of SCL. These additional interrupts allow
the slave software to decide whether it wants to ACK
the receive address or data byte, rather than the
hardware. This functionality adds support for PMBus
that was not present on previous versions of this
module.
This list describes the steps that need to be taken by
slave software to use these options for I2C communi
cation. Figure 20-16 displays a module using both
address and data holding. Figure 20-17 includes the
operation with the SEN bit of the SSPCON2 register
set.
1.
S bit of SSPSTAT is set; SSPIF is set if interrupt
on Start detect is enabled.
2.
Matching address with R/W bit clear is clocked
in. SSPIF is set and CKP cleared after the 8th
falling edge of SCL.
3.
Slave clears the SSPIF.
4.
Slave can look at the ACKTIM bit of the
SSPCON3 register to determine if the SSPIF
was after or before the ACK.
5.
Slave reads the address value from SSPBUF,
clearing the BF flag.
6.
Slave sets ACK value clocked out to the master
by setting ACKDT.
7.
Slave releases the clock by setting CKP.
8.
SSPIF is set after an ACK, not after a NACK.
9.
If SEN = 1 the slave hardware will stretch the
clock after the ACK.
10. Slave clears SSPIF.
11. SSPIF set and CKP cleared after 8th falling
edge of SCL for a received data byte.
12. Slave looks at ACKTIM bit of SSPCON3 to
determine the source of the interrupt.
13. Slave reads the received data from SSPBUF
clearing BF.
14. Steps 7-14 are the same for each received data
byte.
15. Communication is ended by either the slave
sending an ACK = 1, or the master sending a
Stop condition. If a Stop is sent and Interrupt on
Stop Detect is disabled, the slave will only know
by polling the P bit of the SSPSTAT register.
Note:
SSPIF is still set after the 9th falling edge of
SCL even if there is no clock stretching and
BF has been cleared. Only if NACK is sent
to master is SSPIF not set
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PIC16F1512T-I/SS 功能描述:8位微控制器 -MCU 3.5KB Flash 128B RAM 10-bit ADC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
PIC16F1513-E/MV 功能描述:8位微控制器 -MCU 7KB Flash 256B RAM 10-bit ADC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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