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參數(shù)資料
| 型號： | PIC16LF1828T-I/SO |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 26/101頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 7KB FLASH 20SOIC |
| 標(biāo)準(zhǔn)包裝： | 1,600 |
| 系列： | PIC® XLP™ mTouch™ 16F |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 32MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設(shè)備： | 欠壓檢測/復(fù)位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 17 |
| 程序存儲器容量： | 7KB（4K x 14） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 256 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-SOIC（0.295"，7.50mm 寬） |
| 包裝： | 帶卷 (TR) |
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171
2552K–AVR–04/11
ATmega329/3290/649/6490
Note:
1. The baud rate is defined to be the transfer rate in bit per second (bps)
BAUD
Baud rate (in bits per second, bps)
f
OSC
System Oscillator clock frequency
UBRRn
Contents of the UBRRnH and UBRRnL Registers, (0-4095)
Some examples of UBRRn values for some system clock frequencies are found in Table 19-4
(see page 186).
19.3.2
Double Speed Operation (U2Xn)
The transfer rate can be doubled by setting the U2Xn bit in UCSRnA. Setting this bit only has
effect for the asynchronous operation. Set this bit to zero when using synchronous operation.
Setting this bit will reduce the divisor of the baud rate divider from 16 to 8, effectively doubling
the transfer rate for asynchronous communication. Note however that the Receiver will in this
case only use half the number of samples (reduced from 16 to 8) for data sampling and clock
recovery, and therefore a more accurate baud rate setting and system clock are required when
this mode is used. For the Transmitter, there are no downsides.
19.3.3
External Clock
External clocking is used by the synchronous slave modes of operation. The description in this
section refers to Figure 19-2 for details.
External clock input from the XCK pin is sampled by a synchronization register to minimize the
chance of meta-stability. The output from the synchronization register must then pass through
an edge detector before it can be used by the Transmitter and Receiver. This process intro-
duces a two CPU clock period delay and therefore the maximum external XCK clock frequency
is limited by the following equation:
Note that f
osc depends on the stability of the system clock source. It is therefore recommended to
add some margin to avoid possible loss of data due to frequency variations.
Table 19-1.
Equations for Calculating Baud Rate Register Setting
Operating Mode
Equation for Calculating
Baud Rate(1)
Equation for Calculating
UBRRn Value
Asynchronous Normal
mode (U2Xn = 0)
Asynchronous Double
Speed mode
(U2Xn = 1)
Synchronous Master
mode
BAUD
fOSC
16
UBRR 1
+
()
---------------------------------------
=
UBRR
fOSC
16
BAUD
------------------------
1
–
=
BAUD
fOSC
8
UBRR 1
+
()
-----------------------------------
=
UBRR
fOSC
8
BAUD
--------------------
1
–
=
BAUD
fOSC
2
UBRR 1
+
()
-----------------------------------
=
UBRR
fOSC
2
BAUD
--------------------
1
–
=
fXCK
fOSC
4
-----------
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