參數資料
型號： PIC16LF1938T-I/SP
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PDIP28
封裝： 0.300 INCH, LEAD FREE, PLASTIC, SDIP-28
文件頁數： 55/418頁
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代理商： PIC16LF1938T-I/SP
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PIC16F193X/LF193X
DS41364C-page 148
Preliminary
2009 Microchip Technology Inc.
12.3
Comparator Hysteresis
A selectable amount of separation voltage can be
added to the input pins of each comparator to provide
a hysteresis function to the overall operation.
These hysteresis levels change as a function of the
comparator’s Speed/Power mode selection.
Table 12-2 shows the hysteresis levels.
These levels are approximate.
more information.
12.4
Timer1 Gate Operation
The output resulting from a comparator operation can
be used as a source for gate control of Timer1. See
Section 16.6 “Timer1 Gate” for more information.
This feature is useful for timing the duration or interval
of an analog event.
It is recommended that the comparator output be syn-
chronized to Timer1. This ensures that Timer1 does not
increment while a change in the comparator is occur-
ring.
12.4.1
COMPARATOR OUTPUT
SYNCHRONIZATION
The output from either comparator, C1 or C2, can be
synchronized with Timer1 by setting the CxSYNC bit of
the CMxCON0 register.
Once enabled, the comparator output is latched on the
falling edge of the Timer1 source clock. If a prescaler is
used with Timer1, the comparator output is latched after
the prescaling function. To prevent a race condition, the
comparator output is latched on the falling edge of the
Timer1 clock source and Timer1 increments on the
rising edge of its clock source. See the Comparator
Block Diagram (Figure 12-2) and the Timer1 Block
Diagram (Figure 16-1) for more information.
12.5
Comparator Interrupt
An interrupt can be generated upon a change in the
output value of the comparator for each comparator, a
rising edge detector and a Falling edge detector are
present.
When either edge detector is triggered and its associ-
ated enable bit is set (CxINTP and/or CxINTN bits of
the CMxCON1 register), the Corresponding Interrupt
Flag bit (CxIF bit of the PIR2 register) will be set.
To enable the interrupt, you must set the following bits:
CxON, CxPOL and CxSP bits of the CMxCON0
register
CxIE bit of the PIE2 register
CxINTP bit of the CMxCON1 register (for a rising
edge detection)
CxINTN bit of the CMxCON1 register (for a falling
edge detection)
PEIE and GIE bits of the INTCON register
The associated interrupt flag bit, CxIF bit of the PIR2
register, must be cleared in software. If another edge is
detected while this flag is being cleared, the flag will still
be set at the end of the sequence.
12.6
Comparator Positive Input
Selection
Configuring the CxPCH<1:0> bits of the CMxCON1
register directs an internal voltage reference or an
analog pin to the non-inverting input of the comparator:
CxIN+ analog pin
DAC
FVR (Fixed Voltage Reference)
AVSS (Analog Ground)
more information on the fixed voltage reference
module.
See
(ADC) Module” for more information on the CVDAC
input signal.
Any time the comparator is disabled (CxON = 0), all
comparator inputs are disabled.
12.7
Comparator Negative Input
Selection
The CxNCH<1:0> bits of the CMxCON0 register direct
one of four analog pins to the comparator inverting
input.
TABLE 12-2:
HYSTERESIS LEVELS
CxSP
CxHYS Enabled
CxHYS Disabled
0
± 3mV
<< ± 1mV
1
± 20mV
± 3mV
Note:
Although a comparator is disabled, an
interrupt can be generated by changing
the output polarity with the CxPOL bit of
the CMxCON0 register, or by switching the
comparator on or off with the CxON bit of
the CMxCON0 register.
Note:
To use CxIN+ and CxINx- pins as analog
input, the appropriate bits must be set in
the ANSEL register and the corresponding
TRIS bits must also be set to disable the
output drivers.
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PDF描述
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