參數(shù)資料
型號： PIC17LC43-08/P
廠商： Microchip Technology
文件頁數(shù)： 218/241頁
文件大?。?/td> 0K
描述： IC MCU OTP 4KX16 PWM 40DIP
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
標準包裝： 10
系列： PIC® 17C
核心處理器： PIC
芯體尺寸： 8-位
速度： 8MHz
連通性： UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 33
程序存儲器容量： 8KB（4K x 16）
程序存儲器類型： OTP
RAM 容量： 454 x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
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PIC17C4X
DS30412C-page 78
1996 Microchip Technology Inc.
12.2.1
ONE CAPTURE AND ONE PERIOD
REGISTER MODE
In this mode registers PR3H/CA1H and PR3L/CA1L
constitute a 16-bit period register. A block diagram is
shown in Figure 12-7. The timer increments until it
equals the period register and then resets to 0000h.
TMR3 Interrupt Flag bit (TMR3IF) is set at this point.
This interrupt can be disabled by clearing the TMR3
Interrupt Enable bit (TMR3IE). TMR3IF must be
cleared in software.
This mode is selected if control bit CA1/PR3 is clear. In
this mode, the Capture1 register, consisting of high
byte (PR3H/CA1H) and low byte (PR3L/CA1L), is con-
gured as the period control register for TMR3.
Capture1 is disabled in this mode, and the correspond-
ing Interrupt bit CA1IF is never set. TMR3 increments
until it equals the value in the period register and then
resets to 0000h.
Capture2 is active in this mode. The CA2ED1 and
CA2ED0 bits determine the event on which capture will
occur. The possible events are:
Capture on every falling edge
Capture on every rising edge
Capture every 4th rising edge
Capture every 16th rising edge
When a capture takes place, an interrupt ag is latched
into the CA2IF bit. This interrupt can be enabled by set-
ting the corresponding mask bit CA2IE. The Peripheral
Interrupt Enable bit (PEIE) must be set and the Global
Interrupt Disable bit (GLINTD) must be cleared for the
interrupt to be acknowledged. The CA2IF interrupt ag
bit must be cleared in software.
When the capture prescale select is changed, the pres-
caler is not reset and an event may be generated.
Therefore, the rst capture after such a change will be
ambiguous. However, it sets the time-base for the next
capture. The prescaler is reset upon chip reset.
Capture pin RB1/CAP2 is a multiplexed pin. When used
as a port pin, Capture2 is not disabled. However, the
user can simply disable the Capture2 interrupt by clear-
ing CA2IE. If RB1/CAP2 is used as an output pin, the
user can activate a capture by writing to the port pin.
This may be useful during development phase to emu-
late a capture interrupt.
The input on capture pin RB1/CAP2 is synchronized
internally to internal phase clocks. This imposes certain
restrictions on the input waveform (see the Electrical
Specication section for timing).
The Capture2 overow status ag bit is double buff-
ered. The master bit is set if one captured word is
already residing in the Capture2 register and another
“event” has occurred on the RB1/CA2 pin. The new
event will not transfer the Timer3 value to the capture
register, protecting the previous unread capture value.
When the user reads both the high and the low bytes (in
any order) of the Capture2 register, the master overow
bit is transferred to the slave overow bit (CA2OVF) and
then the master bit is reset. The user can then read
TCON2 to determine the value of CA2OVF.
The recommended sequence to read capture registers
and
capture
overow
ag
bits
is
shown
in
EXAMPLE 12-1: SEQUENCE TO READ
CAPTURE REGISTERS
MOVLB 3
;Select Bank 3
MOVPF CA2L,LO_BYTE
;Read Capture2 low
;byte, store in LO_BYTE
MOVPF CA2H,HI_BYTE
;Read Capture2 high
;byte, store in HI_BYTE
MOVPF TCON2,STAT_VAL ;Read TCON2 into file
;STAT_VAL
FIGURE 12-7: TIMER3 WITH ONE CAPTURE AND ONE PERIOD REGISTER BLOCK DIAGRAM
PR3H/CA1H
TMR3H
Comparator<8>
Fosc/4
TMR3ON
Reset
Equal
0
1
Comparator x16
RB5/TCLK3
Set TMR3IF
TMR3CS
PR3L/CA1L
TMR3L
CA2H
CA2L
RB1/CAP2
Edge select
prescaler select
2
Set CA2IF
Capture1 Enable
CA2ED1: CA2ED0
(TCON1<7:6>)
(TCON2<2>)
(TCON1<2>)
(PIR<3>)
(PIR<6>)
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PDF描述
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