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參數(shù)資料
| 型號： | PIC18F85J90 |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 64/80-Pin, High-Performance Microcontrollers with LCD Driver and nanoWatt Technology |
| 中文描述： | 64/80-Pin，高性能的LCD驅(qū)動器和納瓦技術(shù)的微控制器 |
| 文件頁數(shù)： | 112/411頁 |
| 文件大?。?/td> | 3047K |
| 代理商： | PIC18F85J90 |
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PIC18F85J90 FAMILY
DS39770B-page 110
Preliminary
2007 Microchip Technology Inc.
TABLE 9-2:
OUTPUT DRIVE LEVELS FOR
VARIOUS PORTS
9.1.3
PULL-UP CONFIGURATION
Four of the I/O ports (PORTB, PORTD, PORTE and
PORTJ) implement configurable weak pull-ups on all
pins. These are internal pull-ups that allow floating
digital input signals to be pulled to a consistent level
without the use of external resistors.
The pull-ups are enabled with a single bit for each of the
ports: RBPU (INTCON2<7>) for PORTB, and RDPU,
REPU and PJPU (PORTG<7:5>) for the other ports.
9.1.4
OPEN-DRAIN OUTPUTS
The output pins for several peripherals are also
equipped with a configurable, open-drain output option.
This allows the peripherals to communicate with
external digital logic, operating at a higher voltage
level, without the use of level translators.
The open-drain option is implemented on port pins
specifically associated with the data and clock outputs
of the USARTs, the MSSP module (in SPI mode) and
the CCP modules. This option is selectively enabled by
setting the open-drain control bit for the corresponding
module in TRISG and LATG. Their configuration is dis-
cussed in more detail in
Section 9.4 “PORTC, TRISC
and LATC Registers”
,
Section 9.6 “PORTE, TRISE
and LATE Registers”
and
Section 9.8 “PORTG,
TRISG and LATG Registers”
.
When the open-drain option is required, the output pin
must also be tied through an external pull-up resistor
provided by the user to a higher voltage level, up to 5V
(Figure 9-2). When a digital logic high signal is output,
it is pulled up to the higher voltage level.
FIGURE 9-2:
USING THE OPEN-DRAIN
OUTPUT (USART SHOWN
AS EXAMPLE)
9.2
PORTA, TRISA and
LATA Registers
PORTA is an 8-bit wide, bidirectional port. The corre-
sponding Data Direction and Output Latch registers are
TRISA and LATA.
RA4/T0CKI is a Schmitt Trigger input. All other PORTA
pins have TTL input levels and full CMOS output
drivers.
The RA4 pin is multiplexed with the Timer0 clock input
and one of the LCD segment drives. RA5 and RA3:RA0
are multiplexed with analog inputs for the A/D
converter.
The operation of the analog inputs as A/D converter
inputs is selected by clearing or setting the
PCFG3:PCFG0 control bits in the ADCON1 register.
The corresponding TRISA bits control the direction of
these pins, even when they are being used as analog
inputs. The user must ensure the bits in the TRISA
register are maintained set when using them as analog
inputs.
OSC2/CLKO/RA6 and OSC1/CLKI/RA7 normally
serve as the external circuit connections for the exter-
nal (primary) oscillator circuit (HS Oscillator modes), or
the external clock input and output (EC Oscillator
modes). In these cases, RA6 and RA7 are not available
as digital I/O and their corresponding TRIS and LAT
bits are read as ‘
0
’. When the device is configured to
use INTOSC or INTRC as the default oscillator mode
(FOSC2 Configuration bit is ‘
0
’), RA6 and RA7 are
automatically configured as digital I/O; the oscillator
and clock in/clock out functions are disabled.
RA1, RA4 and RA5 are multiplexed with LCD segment
drives, controlled by bits in the LCDSE1 and LCDSE2
registers. I/O port functionality is only available when
the LCD segments are disabled.
EXAMPLE 9-1:
INITIALIZING PORTA
Low
Medium
High
PORTA<5:0>
PORTF
PORTG
PORTH
(1)
Note 1:
PORTD
PORTE
PORTJ
(1)
PORTA<7:6>
PORTB
PORTC
Not available on 64-pin devices.
TX
X
PIC18F85J90
+5V
3.3V
(at logic ‘
1
’)
3.3V
V
DD
5V
Note:
RA5 and RA3:RA0 are configured as
analog inputs on any Reset and are read
as ‘
0
’. RA4 is configured as a digital input.
CLRF
PORTA
;
Initialize PORTA by
; clearing output latches
; Alternate method to
; clear output data latches
; Configure A/D
; for digital inputs
; Value used to initialize
; data direction
;
Set RA<7, 5:0> as inputs,
;
RA<6> as output
CLRF
LATA
MOVLW
MOVWF
MOVLW
07h
ADCON1
0BFh
MOVWF
TRISA
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