參數(shù)資料
型號： PIC18LF2410
廠商： Microchip Technology Inc.
英文描述： 28/40/44-Pin Flash Microcontrollers with 10-Bit A/D and nanoWatt Technology
中文描述： 28/40/44-Pin閃存微控制器位A / D和納瓦技術10
文件頁數(shù)： 222/378頁
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代理商： PIC18LF2410
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PIC18F2X1X/4X1X
DS39636C-page 220
Preliminary
2007 Microchip Technology Inc.
18.8
Use of the CCP2 Trigger
An A/D conversion can be started by the special event
trigger of the CCP2 module. This requires that the
CCP2M3:CCP2M0 bits (CCP2CON<3:0>) be pro-
grammed as ‘
1011
’ and that the A/D module is enabled
(ADON bit is set). When the trigger occurs, the GO/
DONE bit will be set, starting the A/D acquisition and
conversion and the Timer1 (or Timer3) counter will be
reset to zero. Timer1 (or Timer3) is reset to automati-
cally repeat the A/D acquisition period with minimal
software overhead (moving ADRESH:ADRESL to the
desired location). The appropriate analog input
channel must be selected and the minimum acquisition
period is either timed by the user, or an appropriate
T
ACQ
time selected before the special event trigger sets
the GO/DONE bit (starts a conversion).
If the A/D module is not enabled (ADON is cleared), the
special event trigger will be ignored by the A/D module
but will still reset the Timer1 (or Timer3) counter.
TABLE 18-2:
REGISTERS ASSOCIATED WITH A/D OPERATION
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
Values
on page
INTCON
PIR1
PIE1
IPR1
PIR2
PIE2
IPR2
ADRESH
ADRESL
GIE/GIEH PEIE/GIEL
PSPIF
(1)
PSPIE
(1)
PSPIP
(1)
OSCFIF
OSCFIE
OSCFIP
A/D Result Register, High Byte
A/D Result Register, Low Byte
TMR0IE
RCIF
RCIE
RCIP
—
—
—
INT0IE
TXIF
TXIE
TXIP
—
—
—
RBIE
SSPIF
SSPIE
SSPIP
BCLIF
BCLIE
BCLIP
TMR0IF
CCP1IF
CCP1IE
CCP1IP
HLVDIF
HLVDIE
HLVDIP
INT0IF
TMR2IF
TMR2IE
TMR2IP
TMR3IF
TMR3IE
TMR3IP
RBIF
TMR1IF
TMR1IE
TMR1IP
CCP2IF
CCP2IE
CCP2IP
49
52
52
52
52
52
52
51
51
ADIF
ADIE
ADIP
CMIF
CMIE
CMIP
ADCON0
ADCON1
ADCON2
PORTA
TRISA
PORTB
TRISB
LATB
PORTE
(4)
TRISE
(4)
LATE
(4)
Legend:
Note 1:
—
—
—
—
—
CHS3
VCFG1
ACQT2
RA5
PORTA Data Direction Control Register
RB5
RB4
CHS2
VCFG0
ACQT1
RA4
CHS1
PCFG3
ACQT0
RA3
CHS0
PCFG2
ADCS2
RA2
GO/DONE
PCFG1
ADCS1
RA1
ADON
PCFG0
ADCS0
RA0
51
51
51
52
52
52
52
52
52
52
52
ADFM
RA7
(1)
TRISA7
(2)
TRISA6
(2)
RB7
PORTB Data Direction Control Register
PORTB Data Latch Register (Read and Write to Data Latch)
—
—
—
IBF
OBF
IBOV
—
—
—
— = unimplemented, read as ‘
0
’. Shaded cells are not used for A/D conversion.
These bits are unimplemented on 28-pin devices; always maintain these bits clear.
PORTA<7:6> and their direction bits are individually configured as port pins based on various primary
oscillator modes. When disabled, these bits read as ‘
0
’.
RE3 port bit is available only as an input pin when the MCLRE Configuration bit is ‘
0
’.
These registers are not implemented on 28-pin devices.
RA6
(1)
RB6
RB3
RB2
RB1
RB0
—
RE3
(3)
—
—
RE2
TRISE2
PORTE Data Latch Register
RE1
TRISE1
RE0
TRISE0
PSPMODE
—
2:
3:
4:
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PDF描述
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