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    參數(shù)資料
    型號(hào): PIC18LF4455-I/ML
    廠商: Microchip Technology
    文件頁數(shù): 87/438頁
    文件大小: 0K
    描述: IC PIC MCU FLASH 12KX16 44QFN
    產(chǎn)品培訓(xùn)模塊: Asynchronous Stimulus
    8-bit PIC® Microcontroller Portfolio
    標(biāo)準(zhǔn)包裝: 45
    系列: PIC® 18F
    核心處理器: PIC
    芯體尺寸: 8-位
    速度: 48MHz
    連通性: I²C,SPI,UART/USART,USB
    外圍設(shè)備: 欠壓檢測(cè)/復(fù)位,HLVD,POR,PWM,WDT
    輸入/輸出數(shù): 35
    程序存儲(chǔ)器容量: 24KB(12K x 16)
    程序存儲(chǔ)器類型: 閃存
    EEPROM 大?。?/td> 256 x 8
    RAM 容量: 2K x 8
    電壓 - 電源 (Vcc/Vdd): 2 V ~ 5.5 V
    數(shù)據(jù)轉(zhuǎn)換器: A/D 13x10b
    振蕩器型: 內(nèi)部
    工作溫度: -40°C ~ 85°C
    封裝/外殼: 44-VQFN 裸露焊盤
    包裝: 管件
    產(chǎn)品目錄頁面: 646 (CN2011-ZH PDF)
    第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁當(dāng)前第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁
    2009 Microchip Technology Inc.
    DS39632E-page 175
    PIC18F2455/2550/4455/4550
    The BDnSTAT byte of the BDT should always be the
    last byte updated when preparing to arm an endpoint.
    The SIE will clear the UOWN bit when a transaction
    has completed. The only exception to this is when KEN
    is enabled and/or BSTALL is enabled.
    No hardware mechanism exists to block access when
    the UOWN bit is set. Thus, unexpected behavior can
    occur if the microcontroller attempts to modify memory
    when the SIE owns it. Similarly, reading such memory
    may produce inaccurate data until the USB peripheral
    returns ownership to the microcontroller.
    17.4.1.2
    BDnSTAT Register (CPU Mode)
    When UOWN = 0, the microcontroller core owns the
    BD. At this point, the other seven bits of the register
    take on control functions.
    The Keep Enable bit, KEN (BDnSTAT<5>), determines
    if a BD stays enabled. If the bit is set, once the UOWN
    bit is set, it will remain owned by the SIE independent
    of the endpoint activity. This prevents the USTAT FIFO
    from being updated, as well as the transaction
    complete interrupt from being set for the endpoint. This
    feature should only be enabled when the Streaming
    Parallel Port is selected as the data I/O channel instead
    of USB RAM.
    The
    Address
    Increment
    Disable
    bit,
    INCDIS
    (BDnSTAT<4>), controls the SIE’s automatic address
    increment function. Setting INCDIS disables the
    auto-increment of the buffer address by the SIE for
    each byte transmitted or received. This feature should
    only be enabled when using the Streaming Parallel
    Port, where each data byte is processed to or from the
    same memory location.
    The
    Data
    Toggle
    Sync
    Enable
    bit,
    DTSEN
    (BDnSTAT<3>), controls data toggle parity checking.
    Setting DTSEN enables data toggle synchronization by
    the SIE. When enabled, it checks the data packet’s par-
    ity against the value of DTS (BDnSTAT<6>). If a packet
    arrives with an incorrect synchronization, the data will
    essentially be ignored. It will not be written to the USB
    RAM and the USB transfer complete interrupt flag will
    not be set. The SIE will send an ACK token back to the
    host to Acknowledge receipt, however. The effects of
    the DTSEN bit on the SIE are summarized in
    The Buffer Stall bit, BSTALL (BDnSTAT<2>), provides
    support for control transfers, usually one-time stalls on
    Endpoint 0. It also provides support for the
    SET_FEATURE/CLEAR_FEATURE commands speci-
    fied in Chapter 9 of the USB specification; typically,
    continuous STALLs to any endpoint other than the
    default control endpoint.
    The BSTALL bit enables buffer stalls. Setting BSTALL
    causes the SIE to return a STALL token to the host if a
    received token would use the BD in that location. The
    EPSTALL bit in the corresponding UEPn control regis-
    ter is set and a STALL interrupt is generated when a
    STALL is issued to the host. The UOWN bit remains set
    and the BDs are not changed unless a SETUP token is
    received. In this case, the STALL condition is cleared
    and the ownership of the BD is returned to the
    microcontroller core.
    The BD9:BD8 bits (BDnSTAT<1:0>) store the two most
    significant digits of the SIE byte count; the lower 8 digits
    are stored in the corresponding BDnCNT register. See
    for
    more
    information.
    TABLE 17-3:
    EFFECT OF DTSEN BIT ON ODD/EVEN (DATA0/DATA1) PACKET RECEPTION
    OUT Packet
    from Host
    BDnSTAT Settings
    Device Response after Receiving Packet
    DTSEN
    DTS
    Handshake UOWN
    TRNIF
    BDnSTAT and USTAT Status
    DATA0
    10
    ACK
    01
    Updated
    DATA1
    10
    ACK
    10
    Not Updated
    DATA1
    11
    ACK
    01
    Updated
    DATA0
    11
    ACK
    10
    Not Updated
    Either
    0x
    ACK
    01
    Updated
    Either, with error
    xx
    NAK
    10
    Not Updated
    Legend: x = don’t care
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