參數(shù)資料
型號(hào)： PIC24HJ12GP202-E/SO
廠商： Microchip Technology
文件頁(yè)數(shù)： 216/262頁(yè)
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 12K 28SOIC
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
標(biāo)準(zhǔn)包裝： 27
系列： PIC® 24H
核心處理器： PIC
芯體尺寸： 16-位
速度： 40 MIP
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 21
程序存儲(chǔ)器容量： 12KB（4K x 24）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 10x10b/12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 125°C
封裝/外殼： 28-SOIC（0.295"，7.50mm 寬）
包裝： 管件
配用： AC164339-ND - MODULE SKT FOR PM3 28SOIC
DV164033-ND - KIT START EXPLORER 16 MPLAB ICD2
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2007-2011 Microchip Technology Inc.
DS70282E-page 57
PIC24HJ12GP201/202
6.4
External Reset (EXTR)
The external Reset is generated by driving the MCLR
pin low. The MCLR pin is a Schmitt trigger input with an
additional glitch filter. Reset pulses that are longer than
the minimum pulse width will generate a Reset. Refer
minimum pulse width specifications. The External
Reset (MCLR) Pin (EXTR) bit in the Reset Control
(RCON) register is set to indicate the MCLR Reset.
6.4.1
EXTERNAL SUPERVISORY CIRCUIT
Many systems have external supervisory circuits that
generate Reset signals to Reset multiple devices in the
system. This external Reset signal can be directly con-
nected to the MCLR pin to Reset the device when the
rest of system is Reset.
6.4.2
INTERNAL SUPERVISORY CIRCUIT
When using the internal power supervisory circuit to
Reset the device, the external Reset pin (MCLR)
should be tied directly or resistively to VDD. In this case,
the MCLR pin will not be used to generate a Reset. The
external Reset pin (MCLR) does not have an internal
pull-up and must not be left unconnected.
6.5
Software RESET Instruction (SWR)
Whenever the RESET instruction is executed, the
device will assert SYSRST, placing the device in a
special Reset state. This Reset state will not re-
initialize the clock. The clock source in effect prior to the
RESET
instruction will remain. SYSRST is released at
the next instruction cycle, and the Reset vector fetch
will commence.
The Software Reset (Instruction) Flag (SWR) bit in the
Reset Control (RCON<6>) register is set to indicate
the software Reset.
6.6
Watchdog Time-out Reset (WDTO)
Whenever a Watchdog Time-out occurs, the device
will asynchronously assert SYSRST. The clock source
will remain unchanged. A WDT time-out during Sleep
or Idle mode will wake-up the processor, but will not
reset the processor.
The Watchdog Timer Time-out Flag (WDTO) bit in the
Reset Control (RCON<4>) register is set to indicate
the
Watchdog
Reset.
Refer
to
for more information on
Watchdog Reset.
6.7
Trap Conflict Reset
If a lower-priority hard trap occurs while a higher-prior-
ity trap is being processed, a hard trap conflict Reset
occurs. The hard traps include exceptions of priority
level 13 through level 15, inclusive. The address error
(level 13) and oscillator error (level 14) traps fall into
this category.
The Trap Reset Flag (TRAPR) bit in the Reset Control
(RCON<15>) register is set to indicate the Trap Conflict
more information on trap conflict Resets.
6.8
Configuration Mismatch Reset
To maintain the integrity of the peripheral pin select
control registers, they are constantly monitored with
shadow registers in hardware. If an unexpected
change in any of the registers occur (such as cell dis-
turbances caused by ESD or other external events), a
configuration mismatch Reset occurs.
The Configuration Mismatch Flag (CM) bit in the
Reset Control (RCON<9>) register is set to indicate
the
configuration
mismatch
Reset.
Refer
to
for more information on the
configuration mismatch Reset.
6.9
Illegal Condition Device Reset
An illegal condition device Reset occurs due to the
following sources:
Illegal Opcode Reset
Uninitialized W Register Reset
Security Reset
The Illegal Opcode or Uninitialized W Access Reset
Flag (IOPUWR) bit in the Reset Control (RCON<14>)
register is set to indicate the illegal condition device
Reset.
6.9.1
ILLEGAL OPCODE RESET
A device Reset is generated if the device attempts to
execute an illegal opcode value that is fetched from
program memory.
The illegal opcode Reset function can prevent the
device from executing program memory sections that
are used to store constant data. To take advantage of
the illegal opcode Reset, use only the lower 16 bits of
each program memory section to store the data values.
The upper 8 bits should be programmed with 3Fh,
which is an illegal opcode value.
Note:
The configuration mismatch feature and
associated Reset flag is not available on
all devices.
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PDF描述
VE-J33-IW-S CONVERTER MOD DC/DC 24V 100W
DSPIC30F2011T-30I/ML IC DSPIC MCU/DSP 12K 28QFN
PIC16C770-E/SS IC MCU OTP 2KX14 A/D PWM 20SSOP
VE-J31-IW-S CONVERTER MOD DC/DC 12V 100W
PIC16C54A-04E/P IC MCU OTP 512X12 18DIP
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參數(shù)描述
PIC24HJ12GP202I/ML 制造商:MICROCHIP 制造商全稱:Microchip Technology 功能描述:High-Performance, 16-Bit Microcontrollers
PIC24HJ12GP202-I/ML 功能描述:16位微控制器 - MCU 12KB FLASH 1024BRAM 40MIPS RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲(chǔ)器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
PIC24HJ12GP202I/P 制造商:MICROCHIP 制造商全稱:Microchip Technology 功能描述:High-Performance, 16-Bit Microcontrollers
PIC24HJ12GP202I/SO 制造商:MICROCHIP 制造商全稱:Microchip Technology 功能描述:High-Performance, 16-Bit Microcontrollers
PIC24HJ12GP202-I/SO 功能描述:16位微控制器 - MCU 12KB FLASH 1024BRAM 40MIPS RoHS:否 制造商:Texas Instruments 核心:RISC 處理器系列:MSP430FR572x 數(shù)據(jù)總線寬度:16 bit 最大時(shí)鐘頻率:24 MHz 程序存儲(chǔ)器大小:8 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:2 V to 3.6 V 工作溫度范圍:- 40 C to + 85 C 封裝 / 箱體:VQFN-40 安裝風(fēng)格:SMD/SMT
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