參數資料
型號： PIC24HJ16GP304-I/PT
廠商： Microchip Technology
文件頁數： 280/289頁
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 16K 44TQFP
產品培訓模塊： Asynchronous Stimulus
標準包裝： 160
系列： PIC® 24H
核心處理器： PIC
芯體尺寸： 16-位
速度： 40 MIP
連通性： I²C，IrDA，LIN，SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數： 35
程序存儲器容量： 16KB（5.5K x 24）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數據轉換器： A/D 13x10b/12b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-TQFP
包裝： 托盤
產品目錄頁面： 648 (CN2011-ZH PDF)
配用： 876-1004-ND - PIC24 BREAKOUT BOARD
DM240001-ND - BOARD DEMO PIC24/DSPIC33/PIC32
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PIC24HJ32GP202/204 AND PIC24HJ16GP304
DS70289J-page 90
2007-2011 Microchip Technology Inc.
8.1
CPU Clocking System
The PIC24HJ32GP202/204 and PIC24HJ16GP304
devices provide the following seven system clock
options.
Fast RC (FRC) Oscillator
FRC Oscillator with PLL
Primary (XT, HS or EC) Oscillator
Primary Oscillator with PLL
Secondary (LP) Oscillator
Low-Power RC (LPRC) Oscillator
FRC Oscillator with postscaler
8.1.1
SYSTEM CLOCK SOURCES
8.1.1.1
Fast RC
The Fast RC (FRC) internal oscillator runs at a nominal
frequency of 7.37 MHz. User software can tune the
FRC frequency. User software can optionally specify a
factor (ranging from 1:2 to 1:256) by which the FRC
clock frequency is divided. This factor is selected using
the FRCDIV<2:0> bits (CLKDIV<10:8>).
8.1.1.2
Primary
The primary oscillator can use one of the following as
its clock source:
Crystal (XT): Crystals and ceramic resonators in
the range of 3.5 MHz to 10 MHz. The crystal is
connected to the OSC1 and OSC2 pins.
HS (High-Speed Crystal): Crystals in the range of
10 MHz to 40 MHz. The crystal is connected to
the OSC1 and OSC2 pins.
EC (External Clock): The external clock signal is
directly applied to the OSC1 pin.
8.1.1.3
Secondary
The secondary (LP) oscillator is designed for low power
and uses a 32.768 kHz crystal or ceramic resonator.
The LP oscillator uses SOSCI and SOSCO pins.
8.1.1.4
Low-Power RC
The Low-Power RC (LPRC) internal oscIllator runs at a
nominal frequency of 32.768 kHz. It is also used as a
reference clock by the Watchdog Timer (WDT) and
Fail-Safe Clock Monitor (FSCM).
8.1.1.5
FRC
The clock signals generated by the FRC and primary
oscillators can be optionally applied to an on-chip
Phase-Locked Loop (PLL) to provide a wide range of
output
frequencies
for
device
operation.
PLL
configuration is described in Section 8.1.3 “PLL
.
The FRC frequency depends on the FRC accuracy
(see Table 22-18) and the value of the FRC Oscillator
Tuning register (see Register 8-4).
8.1.2
SYSTEM CLOCK SELECTION
The oscillator source used at a device Power-on Reset
event is selected using Configuration bit settings. The
oscillator Configuration bit settings are located in the
Configuration registers in the program memory. (Refer to
for further details.)
The Initial Oscillator Selection Configuration bits,
FNOSC<2:0> (FOSCSEL<2:0>), and the Primary
Oscillator
Mode
Select
Configuration
bits,
POSCMD<1:0> (FOSC<1:0>), select the oscillator
source that is used at a Power-on Reset. The FRC
primary oscillator is the default (unprogrammed)
selection.
The Configuration bits allow users to choose among 12
different clock modes, shown in Table 8-1.
The output of the oscillator (or the output of the PLL if
a PLL mode has been selected) FOSC is divided by 2 to
generate the device instruction clock (FCY) and the
peripheral clock time base (FP). FCY defines the
operating speed of the device, and speeds up to 40
MHz are supported by the PIC24HJ32GP202/204 and
PIC24HJ16GP304 architecture.
Instruction execution speed or device operating
frequency, FCY, is given by:
EQUATION 8-1:
DEVICE OPERATING
FREQUENCY
8.1.3
PLL CONFIGURATION
The primary oscillator and internal FRC oscillator can
optionally use on-chip PLL to obtain higher speeds of
operation. The PLL provides significant flexibility in
selecting the device operating speed. A block diagram
of the PLL is shown in Figure 8-2.
The output of the primary oscillator or FRC, denoted as
‘FIN’ is divided down by a prescale factor (N1) of 2, 3,
... or 33 before it is being provided to the PLL’s Voltage
Controlled Oscillator (VCO). The input to the VCO must
be selected in the range of 0.8 MHz to 8 MHz. The
prescale
factor
‘N1’
is
selected
using
the
PLLPRE<4:0> bits (CLKDIV<4:0>).
The PLL Feedback Divisor, selected using the
PLLDIV<8:0> bits (PLLFBD<8:0>), provides a factor ‘M’,
by which the input to the VCO is multiplied. This factor
must be selected such that the resulting VCO output
frequency is in the range of 100 MHz to 200 MHz.
The VCO output is further divided by a postscale factor
‘N2.’ This factor is selected using the PLLPOST<1:0>
bits (CLKDIV<7:6>). ‘N2’ can be 2, 4 or 8, and must be
selected such that the PLL output frequency (FOSC) is
in the range of 12.5 MHz to 80 MHz, which generates
device operating speeds of 6.25-40 MIPS.
FCY
FOSC
2
-------------
=
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