參數(shù)資料
型號： PIC32MX320F064H-80V/MR
廠商： Microchip Technology
文件頁數(shù)： 4/214頁
文件大?。?/td> 0K
描述： IC MCU 32BIT 64KB FLASH 64QFN
標(biāo)準(zhǔn)包裝： 40
系列： PIC® 32MX
核心處理器： MIPS32? M4K?
芯體尺寸： 32-位
速度： 80MHz
連通性： I²C，IrDA，LIN，PMP，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 53
程序存儲器容量： 64KB（64K x 8）
程序存儲器類型： 閃存
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 2.3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 64-VFQFN 裸露焊盤
包裝： 管件
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2011 Microchip Technology Inc.
DS61143H-page 101
PIC32MX3XX/4XX
12.0
I/O PORTS
General purpose I/O pins are the simplest of peripher-
als. They allow the PIC MCU to monitor and control
other devices. To add flexibility and functionality, some
pins are multiplexed with alternate function(s). These
functions depend on which peripheral features are on
the device. In general, when a peripheral is functioning,
that pin may not be used as a general purpose I/O pin.
Following are some of the key features of this module:
Individual Output Pin Open-drain Enable/Disable
Individual Input Pin Weak Pull-up Enable/Disable
Monitor Selective Inputs and Generate Interrupt
when Change in Pin State is Detected
Operation during CPU Sleep and Idle modes
Fast Bit Manipulation using CLR, SET and INV
Registers
Figure 12-1 illustrates a block diagram of a typical
multiplexed I/O port.
FIGURE 12-1:
BLOCK DIAGRAM OF A TYPICAL MULTIPLEXED PORT STRUCTURE
Note 1: This data sheet summarizes the features
of
the
PIC32MX3XX/4XX
family
of
devices. It is not intended to be a
comprehensive reference source. To
complement the information in this data
sheet, refer to Section 12. “I/O Ports”
(DS61120)
of
the
“PIC32
Family
Reference Manual”, which is available
from
the
Microchip
web
site
(www.microchip.com/PIC32).
2: Some registers and associated bits
described in this section may not be
available
on
all
devices.
Refer
to
this data sheet for device-specific register
and bit information.
Peripheral Output Data
Peripheral Module
Peripheral Output Enable
PIO Module
Peripheral Module Enable
WR LAT
I/O Pin
WR PORT
Data Bus
RD LAT
RD PORT
RD TRIS
WR TRIS
0
1
RD ODC
SYSCLK
Q
D
CK
EN Q
Q
D
CK
EN Q
Q
D
CK
EN Q
Q
D
CK
Q
D
CK
Q
0
1
SYSCLK
WR ODC
ODC
TRIS
LAT
Sleep
1
0
1
0
Output Multiplexers
I/O Cell
Synchronization
R
Peripheral Input
Legend:
R = Peripheral input buffer types may vary. Refer to Table 1-1 for peripheral details.
Note:
This block diagram is a general representation of a shared port/peripheral structure for illustration purposes only. The actual structure
for any specific port/peripheral combination may be different than it is shown here.
Peripheral Input Buffer
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