參數(shù)資料
型號： PSD4235G1-12JI
廠商： 意法半導體
英文描述： Flash In-System-Programmable Peripherals for 16-Bit MCUs
中文描述： Flash在系統(tǒng)可編程外設的16位微控制器
文件頁數(shù)： 78/89頁
文件大小： 703K
代理商： PSD4235G1-12JI
PSD4235G2
78/89
Table 66. Write Timing
Note: 1. Any input used to select an internal PSD function.
2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
3. WR has the same timing as E, DS, LDS, UDS, WRL, and WRH signals.
4. Assuming data is stable before active write signal.
5. Assuming write is active before data becomes valid.
6. tWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.
7. tWHAX is 6 ns when writing to the Output Macrocell Registers AB and BC.
Symbol
Parameter
Conditions
-70
-90
Unit
Min
Max
Min
Max
t
LVLX
ALE or AS Pulse Width
15
20
ns
t
AVLX
Address Setup Time
(Note
1
)
4
6
ns
t
LXAX
Address Hold Time
(Note
1
)
7
8
ns
t
AVWL
Address Valid to Leading
Edge of WR
(Notes
1,3
)
8
15
ns
t
SLWL
CS Valid to Leading Edge of WR
(Note
3
)
12
15
ns
t
DVWH
WR Data Setup Time
(Note
3
)
25
35
ns
t
WHDX
WR Data Hold Time
(Note
3,7
)
4
5
ns
t
WLWH
WR Pulse Width
(Note
3
)
28
35
ns
t
WHAX1
Trailing Edge of WR to Address Invalid
(Note
3
)
6
8
ns
t
WHAX2
Trailing Edge of WR to DPLD Address
Invalid
(Note
3,6
)
0
0
ns
t
WHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note
3
)
27
30
ns
t
DVMV
Data Valid to Port Output Valid
Using Macrocell Register
Preset/Clear
(Notes
3,5
)
42
55
ns
t
AVPV
Address Input Valid to Address
Output Delay
(Note
2
)
20
25
ns
t
WLMV
WR Valid to Port Output Valid Using
Macrocell Register Preset/Clear
(Notes
3,4
)
48
55
ns
相關PDF資料
PDF描述
PSD4235G1-12M Flash In-System-Programmable Peripherals for 16-Bit MCUs
PSD501B1 Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個可編程I/O,通用PLD有61個輸入)
PSD511B1 Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個可編程I/O,通用PLD有61個輸入)
PSD502B1 Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個可編程I/O,通用PLD有61個輸入)
PSD503B1 Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個可編程I/O,通用PLD有61個輸入)
相關代理商/技術參數(shù)
參數(shù)描述
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PSD4235G2-90U 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2-90UI 功能描述:CPLD - 復雜可編程邏輯器件 5.0V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2V-12UI 功能描述:CPLD - 復雜可編程邏輯器件 3.3V 4M 120ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
PSD4235G2V-90U 功能描述:CPLD - 復雜可編程邏輯器件 3.3V 4M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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