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參數(shù)資料
| 型號： | PSD502B1 |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個(gè)可編程I/O,通用PLD有61個(gè)輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，16K的位的SRAM，40余個(gè)可編程輸入/輸出，通用PLD的有61個(gè)輸入） |
| 文件頁數(shù)： | 105/130頁 |
| 文件大?。?/td> | 704K |
| 代理商： | PSD502B1 |
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PSD5XX Famly
6-105
System
Configuration
(Cont.)
Register Name
Register Function
PAGE REGISTER
A 4-bit register that supports paging.
INTR. READ
CLEAR
Reading this register clears all the pending edge sensitive
interrupts.
INTR.
EDGE/LEVEL
Define interrupt input as level or edge sensitive.
INTR. MASK
Mask selected interrupt input.
INTR.
REQUEST LATCH
A
“
1
”
in the register indicates the corresponding interrupt is
pending.
INTR.
PRIORITY STATUS
The register indicates which pending interrupt has the highest
priority.
1. Configures the PSD SRAM to be accessed by
“
PSEN
”
as
program space (8031 design).
2. Enable the Peripheral I/O Mode of Port A.
VM
PMMR0
PMMR1
Power management registers; enable the PSD Power Down Mode
and other power saving configurations.
STATUS FLAGS
Counter/Timer Freeze Acknowledge bits.
GLOBAL
COMMAND
Specifies the Counter/Timer operation mode; and to start or stop
the Counter/Timers.
DLCY
Specifies the delay cycles to the Counter/Timers.
SOFTWARE
LOAD/STORE
This register enables a load (to the Counter/Timer) or store
(in the Image Register) operation.
FREEZE
COMMAND
This register disables the timer state-machine before access to the
Image Register is allowed.
CMD3 – 0
Command Registers for the configuration of the Counter/Timers.
CNTR3 – 0
The four 16-bit Counter/Timers.
IMG3 – 0
The Image Registers for CNTR3 – 0.
Table 33. Oher Register Function
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD503B1 | Field Programmable Microcontroller Peripherals(可編程邏輯，16K位SRAM,40個(gè)可編程I/O,通用PLD有61個(gè)輸入) |
| PSD502B1-12U | 200V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a TO-204AE package; Similar to IRH7250 with optional Total Dose Rating of 1000kRads |
| PSD502B1-12UI | 250V 100kRad Hi-Rel Single N-Channel SEE Hardened MOSFET in a TO-254AA package; A IRHM57264SE with Standard Packaging |
| PSD502B1-15J | 600V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a TO-257AA package. Also available in Radiation Levels up to 300KRad.; Similar to IRHY67C30CM with Optional Total Dose Rating of 300kRads |
| PSD502B1-15JI | 30V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a TO-257AA package; Similar to IRHY57Z30CM with optional Total Dose Rating of 300kRads |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD502B1-12J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD502B1-12JI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD502B1-12LI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD502B1-12U | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
| PSD502B1-12UI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
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