- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368230 > PSD511B1-C-90JI (意法半導(dǎo)體) Low Cost Field Programmable Microcontroller Peripherals PDF資料下載
參數(shù)資料
| 型號： | PSD511B1-C-90JI |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設(shè)備 |
| 文件頁數(shù)： | 110/153頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | PSD511B1-C-90JI |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁當(dāng)前第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁
PSD5XX Famly
107
System
Configuration
(Cont.)
Register Name
Register Function
PAGE REGISTER
A 4-bit register that supports paging.
INTR. READ
CLEAR
Reading this register clears all the pending edge sensitive
interrupts.
INTR.
EDGE/LEVEL
Define interrupt input as level or edge sensitive.
INTR. MASK
Mask selected interrupt input.
INTR.
REQUEST LATCH
A
“
1
”
in the register indicates the corresponding interrupt is
pending.
INTR.
PRIORITY STATUS
The register indicates which pending interrupt has the highest
priority.
1. Configures the PSD SRAM to be accessed by
“
PSEN
”
as
program space (8031 design).
2. Enable the Peripheral I/O Mode of Port A.
VM
PMMR0
PMMR1
Power management registers; enable the PSD Power Down Mode
and other power saving configurations.
STATUS FLAGS
Counter/Timer Freeze Acknowledge bits.
GLOBAL
COMMAND
Specifies the Counter/Timer operation mode; and to start or stop
the Counter/Timers.
DLCY
Specifies the delay cycles to the Counter/Timers.
SOFTWARE
LOAD/STORE
This register enables a load (to the Counter/Timer) or store
(in the Image Register) operation.
FREEZE
COMMAND
This register disables the timer state-machine before access to the
Image Register is allowed.
CMD3 – 0
Command Registers for the configuration of the Counter/Timers.
CNTR3 – 0
The four 16-bit Counter/Timers.
IMG3 – 0
The Image Registers for CNTR3 – 0.
Table 33. Oher Register Function
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD501B1-C-90UI | EXPRESS ETHERNET SWITCH 16 PORT |
| PSD511B1-C-90UI | Low Cost Field Programmable Microcontroller Peripherals |
| PSD5XX | Low Cost Field Programmable Microcontroller Peripherals |
| PSD502B1-C-15J | Low Cost Field Programmable Microcontroller Peripherals |
| PSD502B1-C-15L | Low Cost Field Programmable Microcontroller Peripherals |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD511B1-C-90UI | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:Low Cost Field Programmable Microcontroller Peripherals |
| PSD5-120 | 制造商:Tamura Corporation of America 功能描述: |
| PSD512B0 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PSD5XX/ZPSD5XX FAMILY FIELD-PROGRAMMABLE MICROCONTROLLER PERIPHERALS |
| PSD512B1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PSD5XX/ZPSD5XX FAMILY FIELD-PROGRAMMABLE MICROCONTROLLER PERIPHERALS |
| PSD512B1-12J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。