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參數(shù)資料
| 型號： | PSD601E1 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Embedded Micro--Cell(可編程邏輯，4K位SRAM,26個可編程I/O,通用PLD有63個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設備和嵌入式微-細胞（可編程邏輯，4K的位的SRAM，26我個可編程輸入/輸出，通用PLD的有63個輸入） |
| 文件頁數(shù)： | 66/84頁 |
| 文件大?。?/td> | 426K |
| 代理商： | PSD601E1 |
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PSD6XX Family
11-66
PSD6XXE1 AC/DC Parameters – GPLD and ECSPLD Timing
(5 V ± 10% Versions)
GPLD Micro
Cell Synchronous Clock Mode Timing
(5 V ± 10% )
-70
-90
-15
PT
Aloc
Slew
Rate
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
1/(t
S
+ t
CO
)
30.30
27.03
25.00
MHz
Maximum Frequency
Internal Feedback (f
CNT
)
1/(t
S
+ t
CO
–10)
43.48
37.04
31.25
MHz
f
MAX
Maximum Frequency
Pipelined Data
1/(t
CH
+ t
CL
)
50.00
41.67
35.71
MHz
t
S
Input Setup Time
(Note 2a)
15
17
20
Add 2
ns
t
H
Input Hold Time
(Note 2a)
0
0
0
ns
t
CH
Clock High Time
Clock Input
10
12
15
ns
t
CL
Clock Low Time
Clock Input
10
12
15
ns
t
CO
Clock to Output Delay
Clock Input
18
20
22
ns
t
ARD
GPLD Array Delay
Any Micro
Cell
16
18
22
Add 2
ns
t
MIN
Minimum Clock Period
t
CH
+ t
CL
20
24
29
ns
NOTE:
2a. GPLD Inputs are A(0:15), PGR(0:3), CNTL(0:2), PA(0:7), PB(0:7), PC(0:7), PD(0:2), ALE, PDN. Add 25ns for propagation delay
from RSTin pin.
-70
-90
-15
PT
Aloc
Slew
Rate
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
1/(t
SA
+ t
COA
)
26.32
25.00
21.74
MHz
Maximum Frequency
Internal Feedback (f
CNTA
)
1/(t
SA
+ t
COA
–10)
35.71
33.33
27.78
MHz
f
MAXA
Maximum Frequency
Pipelined Data
1/(t
CH
+ t
CL
)
41.67
41.67
35.71
MHz
t
SA
Input Setup Time
(Note 2a)
8
8
12
Add 2
ns
t
HA
Input Hold Time
(Note 2a)
8
8
12
ns
t
CHA
Clock Input High Time
(Note 2a)
12
12
15
ns
t
CLA
Clock Input Low Time
(Note 2a)
12
12
15
ns
t
COA
Clock to Output Delay
(Note 2a)
30
32
37
ns
t
ARD
GPLD Array Delay
Any Micro
Cell
16
18
22
Add 2
ns
t
MINA
Minimum Clock Period
1/f
CNTA
28
30
43
ns
GPLD Micro
Cell Asynchronous Clock Mode Timing
(5 V ± 10%)
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