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參數(shù)資料
| 型號： | PSD8133V20MIT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 62/110頁 |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD8133V20MIT |
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PSD813F1
62/110
Port D
–
Functionality and Structure
Port D has three I/O pins. See Figure
31
and
Fig-
ure 32., page 63
. This port does not support Ad-
dress Out mode, and therefore no Control
Register is required. Port D can be configured to
perform one or more of the following functions:
MCU I/O Mode
CPLD Output
–
External Chip Select (ECS0-
ECS2)
CPLD Input
–
direct input to the CPLD, no
Input Macrocells (IMC)
Slew rate
–
pins can be set up for fast slew
rate
I
I
I
I
Port D pins can be configured in PSDsoft Express
as input pins for other dedicated functions:
PD0
–
ALE, as address strobe input
PD1
–
CLKIN, as clock input to the macrocells
flip-flops and APD counter
PD2
–
CSI, as active Low chip select input. A
High input will disable the Flash memory,
EEPROM, SRAM and CSIOP.
I
I
I
Figure 31. Port D Structure
I
DATA OUT
REG.
D
Q
D
Q
WR
WR
ECS[2:0]
READ MUX
P
D
B
CPLD-INPUT
DIR REG.
DATA IN
ENTERM (.OE)
OUTPUT
SELECT
OMUX
PORT D PIN
DATA OUT
AI02889
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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