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參數(shù)資料
| 型號： | PSD813515JT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 85/110頁 |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD813515JT |
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85/110
PSD813F1
Table 51. CPLD Macrocell Asynchronous Clock Mode Timing (5V devices)
Note: 1. ZPSD versions only.
Symbol
Parameter
Conditions
-90
-12
-15
PT
Aloc
Turbo
Off
1
Slew
Rate
Unit
Min
Max
Min
Max
Min
Max
f
MAXA
Maximum
Frequency
External
Feedback
1/(t
SA
+t
COA
)
26.3
2
23.25
20.4
MHz
Maximum
Frequency
Internal
Feedback
(f
CNTA
)
1/(t
SA
+t
COA
–
10)
35.7
1
30.30
25.64
MHz
Maximum
Frequency
Pipelined
Data
1/(t
CHA
+t
CLA
)
41.6
7
35.71
33.3
MHz
t
SA
Input Setup
Time
8
10
12
+ 2
+ 10
ns
t
HA
Input Hold
Time
12
14
14
ns
t
CHA
Clock Input
High Time
12
14
15
+ 10
ns
t
CLA
Clock Input
Low Time
12
14
15
+ 10
ns
t
COA
Clock to
Output Delay
30
33
37
+ 10
–
2
ns
t
ARDA
CPLD Array
Delay
Any macrocell
16
18
22
+ 2
ns
t
MINA
Minimum
Clock Period
1/f
CNTA
28
33
39
ns
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PDF描述 |
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