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參數(shù)資料
| 型號： | PSD813F3V-20 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系統(tǒng)可編程（ISP）的周邊8位MCU，5V的 |
| 文件頁數(shù)： | 70/110頁 |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD813F3V-20 |
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PSD813F1
70/110
Table 33. Status During Power-On Reset, Warm Reset and Power-down Mode
Note: 1. The SR_cod and PeriphMode bits in the VM Register are always cleared to
‘
0
’
on Power-On Reset or Warm Reset.
Port Configuration
Power-On Reset
Warm Reset
Power-down Mode
MCU I/O
Input mode
Input mode
Unchanged
PLD Output
Valid after internal PSD
configuration bits are
loaded
Valid
Depends on inputs to PLD
(addresses are blocked in
PD mode)
Address Out
Tri-stated
Tri-stated
Not defined
Data Port
Tri-stated
Tri-stated
Tri-stated
Peripheral I/O
Tri-stated
Tri-stated
Tri-stated
Register
Power-On Reset
Warm Reset
Power-down Mode
PMMR0 and PMMR2
Cleared to
‘
0
’
Unchanged
Unchanged
Macrocells flip-flop status
Cleared to
‘
0
’
by internal
Power-On Reset
Depends on .re and .pr
equations
Depends on .re and .pr
equations
VM Register
1
Initialized, based on the
selection in PSDsoft
Express
Configuration menu
Initialized, based on the
selection in PSDsoft
Express
Configuration menu
Unchanged
All other registers
Cleared to
‘
0
’
Cleared to
‘
0
’
Unchanged
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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